摘要
比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。
This paper compares some methods of 16×16 multiplier accumulator design, and describes a pipelined and reconstructed technology to achieve 16×l6-bit multiplier accumulator embedded in an MCU （Micro-Control Unit）. which supports both signed and unsigned integer multiplication and multiplication-accumulation, at the same time,this method improves operation speed and reduces the area. successfully simulated in Cadence EDA tools.
出处
《微计算机信息》
北大核心
2006年第12Z期302-304,共3页
Control & Automation
基金
上海市重点学科建设项目资助(项目编号:P1303)
关键词
乘加器
乘法器
流水线
Multiplier accumulator circuit,Multiplier,Pipeline
作者简介
赵倩，1969年生，女，硕士，研究方向：图像处理，机器视觉，E—mail：qian_z@tom．com 通讯地址：（200090上海市平凉路2103号上海电力学院计算机与信息工程学院电子科学与技术系）
汤乃云，1976年生，女，博士，研究方向：IC设计
韩桂泽，1974年生，男，硕士，研究方向：IC设计。
