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JPEG2000二维离散小波变换高效并行VLSI结构设计 被引量：18
1
作者 兰旭光 郑南宁 +3 位作者 吴勇 刘跃虎 刘在德 梅魁志 《西安交通大学学报》 EI CAS CSCD 北大核心 2004年第2期149-153,共5页
提出一种基于提升算法,实现JPEG2000编码系统中二维离散小波变换(DWT)的高效实时并行VL SI结构设计方法.利用该方法所得结构使行和列滤波器同时进行滤波,用少量行缓存代替大量中间存储空间,用优化的移位加操作替代乘法操作.整个结构采... 提出一种基于提升算法,实现JPEG2000编码系统中二维离散小波变换(DWT)的高效实时并行VL SI结构设计方法.利用该方法所得结构使行和列滤波器同时进行滤波,用少量行缓存代替大量中间存储空间,用优化的移位加操作替代乘法操作.整个结构采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,增加了硬件资源利用率,加快了变换速度,减小了电路的规模.二维离散小波滤波器结构已经过VerilogHDL行为级仿真验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编、解码芯片中. 展开更多
关键词 二维离散小波变换 vlsi 并行结构 提升方法
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基于提升算法的二维DWT高效VLSI实现结构 被引量：3
2
作者 康志伟 颜福权 何怡刚 《国防科技大学学报》 EI CAS CSCD 北大核心 2005年第6期48-52,共5页
以CDF9/7小波为例构造了一种二维DWT变换的高效VLSI结构。采用改进的提升算法,减少了关键路径上的延时。把乘法器系数表示为CSD形式,将乘法优化为最少的移位加操作。提出了一种行变换和列变换同时进行的方法和实现结构,并且整个结构采... 以CDF9/7小波为例构造了一种二维DWT变换的高效VLSI结构。采用改进的提升算法,减少了关键路径上的延时。把乘法器系数表示为CSD形式,将乘法优化为最少的移位加操作。提出了一种行变换和列变换同时进行的方法和实现结构,并且整个结构采用流水线处理。通过VHDL的行为级仿真,得到的数据和软件仿真的结果相同,证明了该结构的正确性。和其它结构相比,该结构处理速度更快,并且硬件利用率可达100%。 展开更多
关键词 提升算法 小波变换 二维DWT vlsi 并行结构
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二维提升小波的VLSI结构设计及FPGA验证 被引量：4
3
作者 孟伟 金龙旭 韩双丽 《液晶与显示》 CAS CSCD 北大核心 2011年第3期404-408,共5页
针对JPEG2000中小波变换的硬件实现占用资源量大、速度慢等问题,提出了一种有效的二维小波硬件实现模型。该模型采用流水线并行结构,即对图像中各行像素进行流水线处理的同时,对小波分解的各级采用并行结构处理。这样的结构提高了小波... 针对JPEG2000中小波变换的硬件实现占用资源量大、速度慢等问题,提出了一种有效的二维小波硬件实现模型。该模型采用流水线并行结构,即对图像中各行像素进行流水线处理的同时,对小波分解的各级采用并行结构处理。这样的结构提高了小波变换的处理速度,实现了实时处理,节省了硬件的片上存储及外部存储资源。用FPGA对此模型进行验证。验证实验采用Xinlinx公司的SPARTEN-3系列芯片,对1 024×2 048的大图像进行处理,图像处理速度达到80Mpixels/s,满足实时性要求。 展开更多
关键词 JPGA2000 小波变换 并行结构 提升算法
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二维正交子波变换的VLSI并行计算 被引量：3
4
作者 陈崚 《电子学报》 EI CAS CSCD 北大核心 1995年第2期95-97,共3页
本文提出一个二维离散正交子波变换的ＶＬＳＩ并行结构，该结构将二维输入信号分解成不重叠的若干行组，从而使每组中的所有行被并行处理，而不同组的行的处理、不同级上的计算，以至不同信号的计算可以在此结构上流水线地进行。
关键词 子波变换 vlsi并行计算结构
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二维离散5/3小波变换并行VLSI结构设计 被引量：1
5
作者 杜会斌 周旭 +1 位作者 张学庆 吴晓娟 《无线电通信技术》 2006年第6期39-41,共3页
提出了一种基于提升算法的二维离散5/3小波变换(DWT)高效并行VLSI结构设计方法。该方法使得行和列滤波器同时进行滤波,采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,提高了变换速度,节约了硬件资源。该方法已通过了Veri... 提出了一种基于提升算法的二维离散5/3小波变换(DWT)高效并行VLSI结构设计方法。该方法使得行和列滤波器同时进行滤波,采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,提高了变换速度,节约了硬件资源。该方法已通过了VerilogHDL行为级仿真验证,可作为单独的IP核应用在JPEG2000图像编、解码芯片中。该结构可推广到9/7小波提升结构。 展开更多
关键词 二维离散5/3小波变换 vlsi 并行结构 提升方法
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二维9/7小波变换VLSI设计 被引量：1
6
作者 朱斌杰 杜慧敏 +1 位作者 杨晓强 韩俊刚 《电子设计工程》 2009年第2期11-13,16,共4页
为了提高JPEG2000图像压缩速度,提出一种基于提升算法的二维离散9/7小波变换(DWT)Mesh结构的VLSI设计方案,利用这种Mesh结构的VLSI能够实现并行处理一个图像的所有像素点。这种并行处理的Mesh结构可提高小波变换电路速度,以及图像压缩... 为了提高JPEG2000图像压缩速度,提出一种基于提升算法的二维离散9/7小波变换(DWT)Mesh结构的VLSI设计方案,利用这种Mesh结构的VLSI能够实现并行处理一个图像的所有像素点。这种并行处理的Mesh结构可提高小波变换电路速度,以及图像压缩的速度。 展开更多
关键词 9/7小波变换 MESH结构 并行处理 vlsi 二维离散小波变换
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离散小波变换一维结构的优化设计 被引量：3
7
作者 熊承义 田金文 柳健 《光电工程》 EI CAS CSCD 北大核心 2006年第1期94-97,共4页
提出了一种新的基于并行的(6,10)小波变换的提升算法及其一维结构的优化设计。利用并行的提升方案实现了小波变换各提升步中乘法运算的并行计算,达到了有效缩短其结构关键路径的目的;运用并行的提升技术构造了一种前向和逆向小波变换的... 提出了一种新的基于并行的(6,10)小波变换的提升算法及其一维结构的优化设计。利用并行的提升方案实现了小波变换各提升步中乘法运算的并行计算,达到了有效缩短其结构关键路径的目的;运用并行的提升技术构造了一种前向和逆向小波变换的统一形式,从而给出了一种有效的小波前向和逆向变换的可配置结构。采用重调度技术进一步优化了小波变换的一维结构,在关键路径的约束条件下有效节省了硬件资源。采用Altera的FPGA器件EP1S25F1020C6对设计的VerilogHDL模型进行了逻辑综合。综合结果显示,新结构的关键路径、占用逻辑单元和触发器单元比同类设计分别减少了约14.2%,7.8%和12.5%,有效提高了系统的工作频率和降低了系统的硬件资源需求。 展开更多
关键词 离散小波变换 优化设计 结构设计 并行算法 vlsi
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基于FPGA小波变换核的设计与实现 被引量：2
8
作者 崔巍 刘波 +3 位作者 曹剑中 王华伟 刘凯 王新 《电光与控制》 北大核心 2009年第3期75-78,共4页
根据提升小波的框架结构,提出了基于FPGA小波变换核的设计与实现方案;根据自顶向下的设计思想,利用FPGA片内存储资源,实现了行列变换的并行执行;该结构由一个行处理器和一个列处理器组成,行、列处理器通过时分复用同时进行滤波,用优化... 根据提升小波的框架结构,提出了基于FPGA小波变换核的设计与实现方案;根据自顶向下的设计思想,利用FPGA片内存储资源,实现了行列变换的并行执行;该结构由一个行处理器和一个列处理器组成,行、列处理器通过时分复用同时进行滤波,用优化的移位加操作替代乘法操作;采用流水线设计方法,减少了运算量,提高了硬件资源利用率;整个模块采用VHDL语言进行设计,并在QuartusⅡ下进行了编译和仿真。经验证系统工作可靠,完全满足实时处理的要求。 展开更多
关键词 小波变换 图像处理 提升方法 并行结构 FPGA
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基于JPEG2000芯片的小波系数存储器设计 被引量：1
9
作者 梅魁志 郑南宁 +2 位作者 王勇 曹非 兰旭光 《西安交通大学学报》 EI CAS CSCD 北大核心 2004年第10期1072-1075,共4页
针对JPEG2000芯片设计中的完全小波系数存储占用大量存储器问题,在小波变换总体结构中对小波系数的LH、HL和HH子带采用双缓存的物理存储结构.为了解决由此产生的写覆盖,首先建立小波滤波器的时序模型,得到输入输出延时时钟数,根据此时... 针对JPEG2000芯片设计中的完全小波系数存储占用大量存储器问题,在小波变换总体结构中对小波系数的LH、HL和HH子带采用双缓存的物理存储结构.为了解决由此产生的写覆盖,首先建立小波滤波器的时序模型,得到输入输出延时时钟数,根据此时钟数和缓存标志位的状态决定其输入地址发生器的地址产生,以实现可控的小波滤波器输出.在图像大小为256×256像素、码块大小为16×16像素时,与完全系数存储结构相比,该结构可节约片上存储器达576kb.通过对子带内小波系数的分布模型和缓存内的位平面数统计分析表明,该结构对编码并行性的影响较小,仿真实验同时证明了并行效率的降低不会超过2%. 展开更多
关键词 JPEG2000 离散小波变换 小波系数存储 双缓存 并行效率
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基于新的整型9/7小波变换的硬件设计 被引量：2
10
作者 林守惠 汶德胜 《电视技术》 北大核心 2007年第10期33-35,共3页
提出了基于新的整型9/7小波变换的硬件设计方案。整个系统采用流水结构,充分利用硬件存储资源,实现了行列变换的并行处理。同时把常系数乘法优化为较少次数的移位加操作,加快了运算速度,缩小了电路规模。采用VHDL语言对系统进行描述并在... 提出了基于新的整型9/7小波变换的硬件设计方案。整个系统采用流水结构,充分利用硬件存储资源,实现了行列变换的并行处理。同时把常系数乘法优化为较少次数的移位加操作,加快了运算速度,缩小了电路规模。采用VHDL语言对系统进行描述并在QuartusⅡ5.0环境下仿真,经验证满足图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件。 展开更多
关键词 小波变换 并行机构 移位加操作 VHDL语言
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