一种用于SDH 2Mbit/s支路输出口的全数字锁相环 被引量：8

1

作者 杨赞 葛宁 +1 位作者 史富强 冯重熙 《通信学报》 EI CSCD 北大核心 1998年第2期44-51,共8页

在本文中我们提出了一种具有极低通带宽度的二阶全数字锁相环，并采用了一些非线性的改进措施，使其具有一个相对较宽的牵出范围，从而可以用来恢复Ｅ１支路信号的时钟。经硬件实验证实，完全可以满足ＩＴＵ－Ｔ对抖动抑制特性的要求。... 在本文中我们提出了一种具有极低通带宽度的二阶全数字锁相环，并采用了一些非线性的改进措施，使其具有一个相对较宽的牵出范围，从而可以用来恢复Ｅ１支路信号的时钟。经硬件实验证实，完全可以满足ＩＴＵ－Ｔ对抖动抑制特性的要求。由于数字集成电路技术成熟，集成度远远高于模拟集成电路，因而采用全数字锁相环对系统的集成有明显的益处。 展开更多

关键词 同步数字系列 锁相环 抖动 数字通信系统

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一种应用于TDC的低抖动延迟锁相环电路设计 被引量：6

2

作者 吴金 张有志 +2 位作者 赵荣琦 李超 郑丽霞 《电子学报》 EI CAS CSCD 北大核心 2017年第2期452-458,共7页

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS... 本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求. 展开更多

关键词 延迟锁相环 时间数字转换器 静态相位误差 宽动态范围 时钟抖动

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振荡器相位噪声对GNSS接收机载波跟踪数字锁相环性能的影响 被引量：5

3

作者 吴向宇 龚航 +1 位作者 朱祥维 欧钢 《国防科技大学学报》 EI CAS CSCD 北大核心 2012年第1期127-131,共5页

关于振荡器相位噪声引起的GNSS接收机载波跟踪数字锁相环相位抖动,目前的解析结论仍是基于模拟锁相环的,不能说明相位抖动大小与中频积累时间的关系,因此不能有效指导高灵敏度、高精度载波跟踪锁相环参数设计。本文首先推导中频积累输... 关于振荡器相位噪声引起的GNSS接收机载波跟踪数字锁相环相位抖动,目前的解析结论仍是基于模拟锁相环的,不能说明相位抖动大小与中频积累时间的关系,因此不能有效指导高灵敏度、高精度载波跟踪锁相环参数设计。本文首先推导中频积累输出的频率白噪声、频率游走噪声序列的功率谱,然后基于数字二阶锁相环离散线性模型导出了环路相位抖动公式并进行了仿真验证,最后对公式进行了解析和数值分析。分析结果表明:频率白噪声、频率游走噪声引起的二阶载波跟踪锁相环相位抖动,均随中频积累时间单调递增,随环路带宽先递减后递增。本文推得的相位抖动公式及其随参数变化特征的分析结论,可用于具体指导GNSS载波跟踪锁相环参数设计。 展开更多

关键词 数字锁相环 相位噪声 相位抖动 相干积累时间 GNSS接收机

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数字锁相环的最优化设计 被引量：8

4

作者 陈鑫 吴宁 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2012年第1期87-92,共6页

为改善航空设备中时钟源抖动性能,针对时钟源产生电路——数字锁相环,提出了一种理论分析方法。该理论分析方法基于数字锁相环的Z域模型,通过逆Z变换,推导出数字锁相环内噪声在时间域上的响应公式。在响应公式的帮助下,分析数字锁相环... 为改善航空设备中时钟源抖动性能,针对时钟源产生电路——数字锁相环,提出了一种理论分析方法。该理论分析方法基于数字锁相环的Z域模型,通过逆Z变换,推导出数字锁相环内噪声在时间域上的响应公式。在响应公式的帮助下,分析数字锁相环环路参数对输出时钟抖动性能的影响,进而为设计高性能数字锁相环提供指导。为验证该理论分析方法,本文利用MATLAB语言搭建了数字锁相环的行为级模型。仿真结果表明,该方法可以明显改善数字锁相环的抖动性能。 展开更多

关键词 数字锁相环 抖动 环路增益

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增益恒定的数控振荡器设计 被引量：3

5

作者 陈鑫 黄辉 吴宁 《电子科技大学学报》 EI CAS CSCD 北大核心 2012年第5期712-716,共5页

针对驱动能力可调的数控振荡器在输出频率范围内增益变化较大的问题,提出了一种电路设计方法,通过该方法设计出的数控振荡器结构具有增益恒定的特点。在SMIC 0.18μm logic 1P6M CMOS工艺下设计并实现了一个采用该振荡器结构的数控锁相... 针对驱动能力可调的数控振荡器在输出频率范围内增益变化较大的问题,提出了一种电路设计方法,通过该方法设计出的数控振荡器结构具有增益恒定的特点。在SMIC 0.18μm logic 1P6M CMOS工艺下设计并实现了一个采用该振荡器结构的数控锁相环,数控振荡器的面积为0.025 mm2。实测数据表明,该数控振荡器输出的频率范围为76～208 MHz。当锁相环输出208 MHz高频时钟时,四分频后的峰峰值抖动为110 ps,均方根抖动为14.82 ps,数控振荡器的功耗为1.512 mW。 展开更多

关键词 延迟时间 数控振荡器 数控锁相环 增益 抖动

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一种用于光学条纹相机的种子源设计（英文） 被引量：2

6

作者 王桥莉 白永林 +3 位作者 朱炳利 王博 缑永胜 靳晶 《红外与激光工程》 EI CSCD 北大核心 2015年第7期2122-2126,共5页

介绍了一种基于锁相环及频率合成方法产生高重复频率正弦同步扫描种子源产生技术。利用锁相环实现了正弦信号与触发光脉冲的同步跟踪,并通过频率合成实现对正弦小信号的频率、相位、幅度的调制。调制相位可实现扫描时间的延迟,调节振幅... 介绍了一种基于锁相环及频率合成方法产生高重复频率正弦同步扫描种子源产生技术。利用锁相环实现了正弦信号与触发光脉冲的同步跟踪,并通过频率合成实现对正弦小信号的频率、相位、幅度的调制。调制相位可实现扫描时间的延迟,调节振幅可实现不同扫描速度。电路系统进行了实验测试,获得频率可达250 MHz、时间抖动小于10 ps的稳定正弦同步扫描种子源,证明设计达到了预期目标,满足光学条纹相机对种子源频率、幅度、抖动的高精度需求。 展开更多

关键词 同步扫描 光学条纹相机 锁相环 频率合成 时间抖动

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SDH/SONET支路时钟抖动衰减数字锁相环设计 被引量：1

7

作者 叶波 罗敏 王紫石 《半导体技术》 CAS CSCD 北大核心 2009年第1期27-30,共4页

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法。采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定... 提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法。采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围。对于E3信号,滤波组合为100 Hz^800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10~800 kHz时,最大峰峰抖动小于10-3UI。该方法电路实现结构简单,可广泛应用于光纤通信领域。 展开更多

关键词 数字抖动 衰减 数字锁相环

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数据传输系统中的定时抖动

8

作者 王新允 徐永忠 《电信科学》 北大核心 1995年第10期10-14,共5页

本文介绍了通过数字锁相环（ＤＰＬＬ）减弱定时抖动的分析计算方法。导出了不经过积累，经过不同方法积累进行相位调整时的抖动改善量计算公式，并给出抖动改善量与有关参数的关系曲线，可作为数据传输系统设计定时环路的参考。

关键词 数据传输 定时抖动 抖动改善量 数字锁相环

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一种电力专用SOC的低功耗小面积ADPLL设计

9

作者 陶伟 汤文凯 +2 位作者 蒋小文 张培勇 黄凯 《半导体技术》 CAS 北大核心 2021年第4期269-273,309,共6页

智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设... 智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设计,通过控制与反相器并联的三态缓冲器的导通数量控制反相器电流进行频率粗调,使DCO具有1.2~2.6 GHz的调节范围。通过控制与反相器输出端并联逻辑门的导通数量控制其负载电容进行频率细调,并通过基于夹逼原理的控制字搜索算法找到DCO的最佳控制字。仿真结果表明,ADPLL锁定后输出时钟的均方根周期抖动控制在3 ps以内,并且其在55 nm CMOS工艺下的面积仅为60μm×60μm,功耗为1 m W左右。 展开更多

关键词 全数字锁相环(ADPLL) 数控振荡器(DCO) 小面积 周期抖动 功耗

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CMOS2.5 Gb/s时钟恢复电路设计

10

作者 王涛 冯军 《现代电子技术》 2007年第18期162-165,168,共5页

设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以... 设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。 展开更多

关键词 光纤通信 同步数字体系 时钟恢复电路 CMOS 预处理 锁相环

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SDH中E1支路的去同步电路设计 被引量：1

11

作者 姚秋瑞 黄海生 +1 位作者 李鑫 王雪 《光通信技术》 北大核心 2020年第1期31-34,共4页

在同步数字体系(SDH)中,定位过程中的指针调整会使输出信号产生较大的抖动,为保证信号的质量,提出一种用于SDH中E1支路接收端的去同步电路。该电路由自适应滤波器和中等带宽的二阶数字锁相环(PLL)组成。PLL中的数控振荡器由串行累加器... 在同步数字体系(SDH)中,定位过程中的指针调整会使输出信号产生较大的抖动,为保证信号的质量,提出一种用于SDH中E1支路接收端的去同步电路。该电路由自适应滤波器和中等带宽的二阶数字锁相环(PLL)组成。PLL中的数控振荡器由串行累加器和双模分频器组成,采用鉴频鉴相并置的方法,并使用了数字滤波器。通过建立数学模型,对其工作过程及输出抖动进行分析。实验结果表明其性能指标可以满足I TU-T的相关标准。 展开更多

关键词 同步数字体系 自适应滤波器 数字锁相环 抖动

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