基于SiGe BiCMOS工艺的8 GS/s采样保持电路

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作者 李飞 吴洪江 +1 位作者 龚剑 曹慧斌 《半导体技术》 CAS 北大核心 2024年第5期499-504,共6页

为实现数字通信对高速模数转换器的要求,基于0.18μm SiGe BiCMOS工艺提出了一款8 GS/s采样率、6 bit的采样保持电路。电路采用全差分开环结构,利用射极跟随型采样开关实现了电路高采样率。采样开关中采用晶体管线性补偿技术,有效地提... 为实现数字通信对高速模数转换器的要求,基于0.18μm SiGe BiCMOS工艺提出了一款8 GS/s采样率、6 bit的采样保持电路。电路采用全差分开环结构,利用射极跟随型采样开关实现了电路高采样率。采样开关中采用晶体管线性补偿技术,有效地提高了采样保持电路的线性度。输出缓冲电路采用级联结构实现高线性度,并提高了电路的驱动能力。测试结果发现,在采样模式下单端输入信号频率4 GHz、采样时钟频率8 GHz条件下,有效位数为5.4 bit,无杂散动态范围为37.6 dB,总谐波失真为37.5 dB,总功耗为450 mW,芯片尺寸为0.68 mm×0.68 mm。 展开更多

关键词 采样保持电路 SiGe BiCMOS工艺 射极跟随型采样开关 前馈电容 馈通补偿电路

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一种高速高宽带主从式采样保持电路 被引量：3

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作者 丁浩 王建业 +1 位作者 刘伟 熊永忠 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2018年第4期123-128,共6页

基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18GHz.通过主从式... 基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18GHz.通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补三极管抵消了时钟馈通的影响,将无杂散动态范围控制在33~38dB.对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率. 展开更多

关键词 高速高宽带 主从式采样 采样保持电路 信号馈通 时钟馈通 模数转换器

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8 bit 800 Msps高速采样保持电路的设计 被引量：2

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作者 潘星 王永禄 张正平 《半导体技术》 CAS CSCD 北大核心 2008年第11期1044-1047,共4页

为适应目前无线通信领域对高速A/D转换器的要求,采用在Cadence Spectre环境下进行仿真验证的方法,对高速A/D前端采样保持电路进行了研究。提出的高速采样保持电路(SH)采用SiGe BiCMOS工艺设计,该工艺提供了0.35μm的CMOS和46 GHzfT的SiG... 为适应目前无线通信领域对高速A/D转换器的要求,采用在Cadence Spectre环境下进行仿真验证的方法,对高速A/D前端采样保持电路进行了研究。提出的高速采样保持电路(SH)采用SiGe BiCMOS工艺设计,该工艺提供了0.35μm的CMOS和46 GHzfT的SiGe HBT。基于BiCMOS开关射极跟随器(SEF)的SH,旨在比二极管桥SH消耗更少的电流和面积。在SH核心,电源电压3.3 V,功耗44 mW。在相干采样模式下,时钟频率为800 MHz时,其无杂波动态范围(SFDR)为-52.8 dB,总谐波失真(THD)为-50.4 dB,满足8 bit精度要求。结果显示设计的电路可以用于中精度、高速A/D转换器。 展开更多

关键词 采样保持电路 高速 开关射极跟随器 双极互补金属氧化物半导体

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采样保持电路法补偿磁通门传感器背景磁场 被引量：2

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作者 马慧明 焦国太 《探测与控制学报》 CSCD 北大核心 2009年第1期36-40,共5页

为正确测量目标磁场和提高磁通门传感器的测量精度,背景磁场的补偿至关重要。在分析磁通门常用背景磁场补偿方法基础上,提出一种新的采样保持电路自动补偿方法。运用逻辑脉冲电路为采样保持电路提供固定频率滤除背景磁场信号,并对目标... 为正确测量目标磁场和提高磁通门传感器的测量精度,背景磁场的补偿至关重要。在分析磁通门常用背景磁场补偿方法基础上,提出一种新的采样保持电路自动补偿方法。运用逻辑脉冲电路为采样保持电路提供固定频率滤除背景磁场信号,并对目标未出现时的信号进行动态跟踪,运用比较电路将目标出现前后的信号进行比较,从而在补偿背景磁场的基础上最大限度地获得目标磁场的信号。设计了实际电路,采用频率为8Hz,占空比为1∶10的采样脉冲,对车速范围为15-60 km/h的车辆磁场信号进行了测量,得到的补偿波形表明了该原理的有效性。该方法可用于磁场的定性测量中,可便于一些特定的外磁场测试。 展开更多

关键词 采样保持电路 磁通门 背景磁场 地磁场 补偿

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一种适用于高速CMOS图像传感器中的采样保持电路设计 被引量：1

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作者 蔡坤明 丁扣宝 +1 位作者 罗豪 韩雁 《传感技术学报》 CAS CSCD 北大核心 2010年第7期963-967,共5页

设计了一种适用于高速CMOS图像传感器中积分器阵列的采样保持电路。在采样保持电路的保持路径中采用一种抑制衬底偏压效应的T型开关,取代传统的CMOS传输门开关,可以抑制衬底偏压效应带来的阈值变化,保证开关导通电阻的线性度,同时由于... 设计了一种适用于高速CMOS图像传感器中积分器阵列的采样保持电路。在采样保持电路的保持路径中采用一种抑制衬底偏压效应的T型开关,取代传统的CMOS传输门开关,可以抑制衬底偏压效应带来的阈值变化,保证开关导通电阻的线性度,同时由于在开关设计中引入了T型结构,减少高速输入下寄生电容引入的信号馈通效应,可以实现更为优化的关断隔离。基于SMIC(中芯国际)0.13μm标准CMOS工艺设计了一个适用于高速采样积分器阵列中的CMOS采样保持电路。Cadence Spectre仿真结果表明在输入信号达到奈奎斯特频率时,电路信噪失真比(SINAD)达到了85.5dB,无杂散动态范围(SFDR)达到92.87dB,而功耗仅为32.8mW。 展开更多

关键词 图像传感器 衬底偏压抑制T型开关 积分器阵列 采样保持电路

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采样保持电路在正弦信号采集中的应用 被引量：1

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作者 胡荫林 李碧蓉 《电子测量技术》 北大核心 1995年第1期45-47,共3页

本文将采样保持电路用于正弦信号的瞬时值采集,实现了无功电流、有功电流、正弦电压的实时检测。所给电路性能良好,具有很大的实用意义。

关键词 无功电流 过电压 实时检测 采样保持电路

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简单的激光窄脉冲信号准峰值采样保持电路 被引量：2

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作者 王海先 《红外与激光工程》 EI CSCD 1998年第5期44-47,51,共5页

介绍了一种能完成高速采样保持功能的电路,与一般的准高速采样保持电路相比,后者采样时间长,不能满足激光窄脉冲信号的采样要求。国外高速采样保持集成电路器件价格昂贵、体积较大、使用不便,难以普及应用。准高速采样保持电路响应时间... 介绍了一种能完成高速采样保持功能的电路,与一般的准高速采样保持电路相比,后者采样时间长,不能满足激光窄脉冲信号的采样要求。国外高速采样保持集成电路器件价格昂贵、体积较大、使用不便,难以普及应用。准高速采样保持电路响应时间短、电路简单、成本低、能较好地满足峰值存贮的要求。通过电路试验和整机试验证明该电路是可行的。 展开更多

关键词 激光窄脉冲 采样保持电路 激光制导武器

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一种带失调校准的高速高精度采样保持电路 被引量：1

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作者 尹勇生 卫海燕 +1 位作者 曾凤姣 周京 《仪表技术与传感器》 CSCD 北大核心 2018年第12期91-95,100,共6页

设计了一款基于0. 18μm CMOS工艺带失调校准的高速高精度两级采样保持电路。该电路选择开环双通道时间交织的采样保持架构,提高了整体采样保持电路的速率。通过采用高精度失调校准电路、改进的级间缓冲器以及栅压自举开关等来提高采样... 设计了一款基于0. 18μm CMOS工艺带失调校准的高速高精度两级采样保持电路。该电路选择开环双通道时间交织的采样保持架构,提高了整体采样保持电路的速率。通过采用高精度失调校准电路、改进的级间缓冲器以及栅压自举开关等来提高采样保持电路的精度。电路仿真结果表明,在电源电压为2 V,采样时钟为1. 6 GHz,输入信号频率为382. 8 MHz,第一级和第二级保持电容分别为0. 9 f F和0. 6 f F时,该电路的无杂散动态范围(SFDR)为85. 8 d B,总谐波失真(THD)为-81. 7 dB,有效位数(ENOB)为12. 6 Bits。 展开更多

关键词 两级采样保持电路 失调校准电路 级间缓冲器 栅压自举开关

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一种低掉电率的采样保持电路 被引量：2

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作者 林联科 徐大伟 程新红 《半导体技术》 CAS 北大核心 2020年第3期188-194,共7页

设计了一种低掉电率、低功耗的采样保持电路。在电路保持阶段,将采样开关偏置在深积累区以减小亚阈值区电流,此时仍有源漏耦合电流,在采样开关源漏间加入高增益运算放大器,利用放大器的失调电压进行源漏耦合漏电补偿。考虑到失调电压的... 设计了一种低掉电率、低功耗的采样保持电路。在电路保持阶段,将采样开关偏置在深积累区以减小亚阈值区电流,此时仍有源漏耦合电流,在采样开关源漏间加入高增益运算放大器,利用放大器的失调电压进行源漏耦合漏电补偿。考虑到失调电压的随机性,在采样开关源漏间并联一个体端偏置在高压的PMOS管以减小泄漏电流。此外,对栅压自举开关进行了改进,对于不同的输入信号,利用运算放大器和逻辑控制单元,得到恒定的导通电阻。采用Cadence Spectre软件的蒙特卡洛模型分别仿真了采样电路在-20,25和125℃下的掉电率,后仿真结果表明,室温下,在输入为0~2 V、采用±5 V电源供电时,采样保持电路掉电率为0.67 mV/s,捕获时间为3μs,采样开关导通电阻为1.5~2.5 kΩ,芯片面积为195μm×154μm,整体功耗为1.106 mW。 展开更多

关键词 采样保持电路 运算放大器 掉电率 导通电阻 功耗

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采用环型运放的12-bit 40-MS/s采样保持电路设计实现 被引量：1

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作者 魏子辉 黄水龙 单强 《电子学报》 EI CAS CSCD 北大核心 2017年第12期2890-2895,共6页

为了保证模数转换器转换速度和精度,本文基于0.18微米工艺,设计实现了一款应用于12-bit 40-MS/s流水线ADC前端的采样保持电路.所采用的环型结构运放,可以简化设计、且占用面积小;同时,采用绝缘体上硅工艺,可以消除栅压自举开关中开关管... 为了保证模数转换器转换速度和精度,本文基于0.18微米工艺,设计实现了一款应用于12-bit 40-MS/s流水线ADC前端的采样保持电路.所采用的环型结构运放,可以简化设计、且占用面积小;同时,采用绝缘体上硅工艺,可以消除栅压自举开关中开关管的衬偏效应,改善开关的线性度,提高采样保持电路的性能.采样保持电路面积是0.023平方毫米.测试结果表明:在1.5V供电电压下,采样保持电路功耗是3.5mW;在1MHz输入频率、40MHz采样频率下,该采样保持电路无杂散动态范围可以达到76.85dB,满足12-bit 40-MS/s流水线模数转换器应用需求. 展开更多

关键词 采样保持电路 绝缘体上硅工艺 运放 栅压自举开关 无杂散动态范围

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一种用于高速ADC的采样保持电路的设计 被引量：1

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作者 林佳明 戴庆元 +1 位作者 谢詹奇 倪丹 《半导体技术》 CAS CSCD 北大核心 2008年第2期179-182,共4页

设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路。该电路采用电容翻转型结构,并设计了一个增益达到100 dB,单位增益带宽为1 GHz的全差分增益自举跨导运算放大器(OTA)。利用TSMC 0.25μm CMOS工艺,在2.5 V的电源电压... 设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路。该电路采用电容翻转型结构,并设计了一个增益达到100 dB,单位增益带宽为1 GHz的全差分增益自举跨导运算放大器(OTA)。利用TSMC 0.25μm CMOS工艺,在2.5 V的电源电压下,它可以在4 ns内稳定在最终值的0.05%内。通过仿真优化,该采样保持电路可用于10位,100 MS/s的流水线ADC中。 展开更多

关键词 采样保持电路 增益自举跨导运算放大器 流水线模数转换器

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一种新型高速高分辨率采样保持电路 被引量：1

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作者 陈红卫 吴建辉 《应用科学学报》 CAS CSCD 北大核心 2005年第3期274-277,共4页

提出了一种新型的基于运算放大器的开关电容采样保持电路结构.采用速度补偿解决了高速高分辨采样保持电路对放大器要求增益高和速度快之间的矛盾.具体设计了采样保持电路,特别设计了其中的快速时间连续电压比较器.用Chart0.35μmCMOS工... 提出了一种新型的基于运算放大器的开关电容采样保持电路结构.采用速度补偿解决了高速高分辨采样保持电路对放大器要求增益高和速度快之间的矛盾.具体设计了采样保持电路,特别设计了其中的快速时间连续电压比较器.用Chart0.35μmCMOS工艺,进行HSPICE仿真,结果表明,本文设计的采样保持电路的分辨率为10位,采样速率高于70MHz s. 展开更多

关键词 采样保持电路 高分辨率 高速 SPICE仿真 CMOS工艺 运算放大器 电压比较器 速度补偿 电路结构 开关电容 采样速率 设计

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低失真与高速采样保持电路的设计

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作者 夏威夷 吴建辉 《应用科学学报》 CAS CSCD 北大核心 2005年第2期183-186,共4页

设计了一种低失真、高速的开关电容采样保持电路,采用了新型的bootstrapped开关来降低由于开关引入的非线性,并提出了减小放大器的建立时间以减小运算放大器引入的非线性的方法.仿真结果表明在采样速度为40MHz时,该电路可以得到大于70d... 设计了一种低失真、高速的开关电容采样保持电路,采用了新型的bootstrapped开关来降低由于开关引入的非线性,并提出了减小放大器的建立时间以减小运算放大器引入的非线性的方法.仿真结果表明在采样速度为40MHz时,该电路可以得到大于70dB的线性. 展开更多

关键词 采样保持电路 低失真 设计 高速 运算放大器 开关电容 采样速度 仿真结果 建立时间 非线性 减小

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10位100MHz采样保持电路设计

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作者 叶栋 王建明 《北京师范大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第2期164-167,共4页

设计了一种适用于10位100MHz的流水线模数转换器的采样保持电路.利用SMIC0.13μmCMOS工艺,设计了一个直流增益为87.6dB的全差分自举增益放大器,其功耗仅7.2mW,且达到0.05%精度的响应时间小于4ns.在采样时钟频率为100MHz,输入信号频率为1... 设计了一种适用于10位100MHz的流水线模数转换器的采样保持电路.利用SMIC0.13μmCMOS工艺,设计了一个直流增益为87.6dB的全差分自举增益放大器,其功耗仅7.2mW,且达到0.05%精度的响应时间小于4ns.在采样时钟频率为100MHz,输入信号频率为10MHz时,该采样保持电路的无杂散动态范围(SFDR)为80.7dB. 展开更多

关键词 采样保持电路 ADC 自举增益放大器

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一种低功耗的13位100MS/s采样保持电路

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作者 杨旭刚 李开航 周林兵 《现代电子技术》 2010年第4期23-25,37,共4页

采用TSMC0.18μm1P6M CMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3.3V电源电压下,该电路静态功耗仅为16.6mW。在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能... 采用TSMC0.18μm1P6M CMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3.3V电源电压下,该电路静态功耗仅为16.6mW。在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91dB的SFDR,其有效精度可以达到13位。 展开更多

关键词 流水线ADC 采样保持电路 栅压自举开关 增益自举运算放大器

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新型钟控神经元MOS采样/保持电路 被引量：1

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作者 杭国强 李锦煊 王国飞 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2012年第2期333-337,共5页

为实现连续时间信号到离散时间信号的转换,提出一种采用钟控神经元MOS管设计的新型电压型采样保持电路.在设计新方案中,通过引入nMOS阈值补偿单元,克服单管神经元MOS跟随器存在阈值损失这一缺点,提高采样保持电路的精度.采用具有高功能... 为实现连续时间信号到离散时间信号的转换,提出一种采用钟控神经元MOS管设计的新型电压型采样保持电路.在设计新方案中,通过引入nMOS阈值补偿单元,克服单管神经元MOS跟随器存在阈值损失这一缺点,提高采样保持电路的精度.采用具有高功能度的钟控神经元MOS管实现采样保持和跟随输出,使所设计的电路具有简单的结构和较低的功耗.对钟控神经元MOS管的SPICE宏模型进行改进,改进后的模型可用于对具有可变浮栅预置电压的电路进行分析.采用TSMC 0.35μm双层多晶硅CMOS工艺参数对设计电路进行HSPICE模拟,并对新设计方案与现有采用神经元MOS管设计的采样保持电路进行比较.模拟结果表明,所提出设计方案明显提高了采样精度,并具有较低功耗. 展开更多

关键词 浮栅MOS管 钟控神经元MOS电路 采样保持电路 低功耗设计

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采样-保持电路中的一种增益误差自校正方法 被引量：4

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作者 何朝辉 陈后鹏 戎蒙恬 《上海交通大学学报》 EI CAS CSCD 北大核心 2004年第5期733-737,共5页

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路.该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成,通过对第一级采样-保持电路的增益进行校正,使它的增益误差达到12bit转换精度的要求.仿真结果表明,整个流... 提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路.该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成,通过对第一级采样-保持电路的增益进行校正,使它的增益误差达到12bit转换精度的要求.仿真结果表明,整个流水线ADC的有效量化位数从原来的9.95bit提高到11bit. 展开更多

关键词 采样-保持电路 流水线模数转换器 可编程电容阵列

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全差分BiCMOS采样/保持电路仿真设计

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作者 王改 成立 +2 位作者 杨宁 吴衍 王鹏程 《半导体技术》 CAS CSCD 北大核心 2010年第5期478-481,494,共5页

在全差分折叠式共栅-共源运放的基础上,设计了一款BiCMOS采样/保持电路。该款电路采用输入自举开关来提高线性度,同时设计的高速、高精度运放,其建立时间tS只有1.37 ns,提升了电路的速度和精度。所设计的运放中的双通道共模反馈电路使... 在全差分折叠式共栅-共源运放的基础上,设计了一款BiCMOS采样/保持电路。该款电路采用输入自举开关来提高线性度,同时设计的高速、高精度运放,其建立时间tS只有1.37 ns,提升了电路的速度和精度。所设计的运放中的双通道共模反馈电路使共模电压稳定输出时间tW约达1.5 ns。采用SMIC公司的0.25μmBiCMOS工艺参数,在Cadence Spectre环境下进行了仿真实验,结果表明,当输入正弦电压频率fI为10 MHz、峰-峰值UP-P为1 V,且电源电压VDD为3 V、采样频率fS为250 MHz时,所设计的采样/保持电路的无杂散动态范围SFDR约为-61 dB,信噪比SNR约为62 dB,整个电路的功耗PD约为10.85 mW,适用于10位低压、高速A/D转换器的设计。 展开更多

关键词 采样/保持电路 双极互补金属氧化物半导体器件 全差分 仿真

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基于压缩感知的多路数字音频信号低功耗采集研究

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作者 哈筝 《现代电子技术》 北大核心 2025年第14期38-42,共5页

在多路数字音频信号采集时,每个通道都需要独立的模数转换器和信号处理电路,硬件的功耗也随之增加。针对该问题,提出一种基于压缩感知的多路数字音频信号低功耗采集方法。该方法主要设计一个多路数字音频信号采集装置,此装置接收差分电... 在多路数字音频信号采集时,每个通道都需要独立的模数转换器和信号处理电路,硬件的功耗也随之增加。针对该问题,提出一种基于压缩感知的多路数字音频信号低功耗采集方法。该方法主要设计一个多路数字音频信号采集装置,此装置接收差分电压信号,经过多路音频信号调理单元的运算放大器进行放大后,传输至使用低功耗逐次逼近寄存器型模数转换器(SAR ADC)的多路数字信号采集单元,转换为数字音频信号。同时,设计多路数字音频信号并行压缩感知模型,对多路数字音频信号进行压缩,再传输至中央控制单元,信号经以太网芯片封装后上传至上位机。上位机利用多路数字音频信号并行压缩感知模型中逆压缩感知算法,将接收到的压缩信号恢复为高质量的原始音频信号,从而实现基于低采样率的低功耗信号采集。结果表明,所提方法在采集多路音乐数字音频信号时,功耗能够保持在较低水平,均值仅为0.42 mW,与其他方法相比功耗更低。 展开更多

关键词 多路数字音频信号 低功耗采集 压缩感知理论 模数转换器 采样保持电路 信号压缩 信号恢复

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位置传感器PSD的应用电路设计 被引量：15

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作者 何敏 刘荣 闵锐 《电子测量与仪器学报》 CSCD 2009年第S1期323-326,共4页

通过分析PSD的测量原理,设计了前置放大电路,根据PSD器件本身和前置放大电路中存在的问题,对电路设计进行了改进。实验证明,改进后的电路有较高的测量精度和准确度。

关键词 PSD 采样保持电路 仪用放大电路

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