第三代移动通信系统中通用高速维特比译码器的设计与实现 被引量：3

1

作者 康桂霞 林辉 +1 位作者 王婷 张平 《电子学报》 EI CAS CSCD 北大核心 2000年第z1期152-154,共3页

本文描述了一种可用于第三代移动通信系统的通用高速维特比译码器的设计与实现 .该译码器支持可变码率、可变帧长的译码 ,具有一定的通用性 .同时通过两条流水线并行运算的结构 ,内部可达到 5 88kbps的最高译码速度 .该维特比译码器具... 本文描述了一种可用于第三代移动通信系统的通用高速维特比译码器的设计与实现 .该译码器支持可变码率、可变帧长的译码 ,具有一定的通用性 .同时通过两条流水线并行运算的结构 ,内部可达到 5 88kbps的最高译码速度 .该维特比译码器具有很强的通用性和可移植性 ,可以方便地运用于第三代移动通信系统和其它许多系统 . 展开更多

关键词 维特比译码器 第三代移动通信 通用 高速

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维特比译码器的VHDL模块化实现 被引量：2

2

作者 陈坚 汪东旭 《上海交通大学学报》 EI CAS CSCD 北大核心 1999年第9期1075-1079,共5页

在维特比译码器的软判决最大似然算法的基础上，提出一种新的基于坐标变换的找点算法，它只需求８点欧氏距，使问题大大简化，同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块，并用组合电路结构化实现了移位输出．根据... 在维特比译码器的软判决最大似然算法的基础上，提出一种新的基于坐标变换的找点算法，它只需求８点欧氏距，使问题大大简化，同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块，并用组合电路结构化实现了移位输出．根据ＣＣＩＴＴＶ．３２ ｂｉｔ／ｓ用硬件描述语言（ＶＨＤＬ）合理地实现了整个译码器，得到了更快的速度和更小的电路规模． 展开更多

关键词 维特比译码器 欧氏距 硬件描述语言 VHDL

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无线通信系统维特比译码的FPGA仿真验证 被引量：2

3

作者 高志斌 黄联芬 《现代电子技术》 2006年第13期20-22,共3页

在设计宽带无线通信系统的基带平台中,采用一种基于FPGA仿真工具Active HDL和目前广泛用于数字信号处理、数值分析等的实用软件Matlab相结合的方法,通过实现(2,1,7)卷积编码的全并行维特比软判决译码的FPGA设计仿真和算法验证,提出一种... 在设计宽带无线通信系统的基带平台中,采用一种基于FPGA仿真工具Active HDL和目前广泛用于数字信号处理、数值分析等的实用软件Matlab相结合的方法,通过实现(2,1,7)卷积编码的全并行维特比软判决译码的FPGA设计仿真和算法验证,提出一种利用Matlab进行测试向量的生成和验证,以简化仿真测试序列的手工输入,提高FPGA设计进程和保证代码质量的方法。 展开更多

关键词 FPGA ACTIVE HDL Matlab 维特比译码

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维特比译码的双读出回溯算法及ASIC实现

4

作者 盛世敏 刘越 吉利久 《北京大学学报（自然科学版）》 CAS CSCD 北大核心 1996年第1期103-109,共7页

在分析维特比译码器回溯算法的基础上,归纳出回溯算法的规律,提出了双读出回溯(DRTB)算法。计算表明,DRTB算法在不增加硬件开销的情况下,使回溯运算速度达到原来的4倍。本文还介绍了基于DRTB算法幸存路径存储器单元(SMU)的ASIC结构和物... 在分析维特比译码器回溯算法的基础上,归纳出回溯算法的规律,提出了双读出回溯(DRTB)算法。计算表明,DRTB算法在不增加硬件开销的情况下,使回溯运算速度达到原来的4倍。本文还介绍了基于DRTB算法幸存路径存储器单元(SMU)的ASIC结构和物理设计。对半导体集成电路的测试表明,本文提出的DRTB算法及电路结构是成功的。 展开更多

关键词 维特比译码器 回溯 双读出算法 存储器 集成电路

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卷积码及其维特比译码算法的软件实现 被引量：7

5

作者 徐超颖 杨国安 +1 位作者 石永光 郑南宁 《西安交通大学学报》 EI CAS CSCD 北大核心 2003年第2期151-154,共4页

提出了数字通信系统中在信道受到干扰时信道译码器检测或修正解调器送来错误信息的一种软件实现方案,该方案应用VisualC++6 0软件技术实现了卷积码编码器和维特比译码器功能,它不仅译码算法简单、易实现,而且可以得到较大的编码增益,具... 提出了数字通信系统中在信道受到干扰时信道译码器检测或修正解调器送来错误信息的一种软件实现方案,该方案应用VisualC++6 0软件技术实现了卷积码编码器和维特比译码器功能,它不仅译码算法简单、易实现,而且可以得到较大的编码增益,具有良好的纠错编码功能,是一种软件方法的前向纠错编码技术.实验结果表明:应用软判决维特比译码算法时的误码率低于应用硬判决算法的误码率,一般要比硬判决算法多大约2dB的增益;约束长度越大误码率越低,译码性能越好;在码率和约束长度不变时,硬判决算法的执行速度比软判决算法快.目前,该方案已应用于高精度网络彩色激光打印机中,并获得好评. 展开更多

关键词 卷积码 维特比译码算法 硬判决 软判决 数字通信系统 纠错编码 误码率

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基于FPGA的串行维特比译码的实现 被引量：7

6

作者 陈春霞 王匡 《计算机工程》 CAS CSCD 北大核心 2003年第14期169-171,共3页

维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种串行译码结构的FPGA实现方案。这种串行结构适合长约束度的卷积码译码，能在性能不下降的前提下有... 维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种串行译码结构的FPGA实现方案。这种串行结构适合长约束度的卷积码译码，能在性能不下降的前提下有效地节省资源。 展开更多

关键词 卷积码 约束度 申行维特比译码 FPGA

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低功耗软判决维特比译码器的设计 被引量：5

7

作者 金文学 刘秉坤 陈岚 《计算机工程》 CAS CSCD 北大核心 2007年第9期243-245,共3页

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE802.11a标准的解码方法,将软判决译码使用在该标准卷积码的解码机制上,利用算术部件的重组和混合向后追溯式以及时钟关断技术,在保证性能和低复杂度前提下减少存储器读... 维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE802.11a标准的解码方法,将软判决译码使用在该标准卷积码的解码机制上,利用算术部件的重组和混合向后追溯式以及时钟关断技术,在保证性能和低复杂度前提下减少存储器读写操作以降低功耗,利用SMIC0.18μmCMOS工艺设计实现该译码器,在ALTERAFPGA上实现原型验证,性能满足IEEE802.11a标准要求。 展开更多

关键词 维特比译码器 无线局域网 低功耗 软判决

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高速维特比译码器的设计 被引量：6

8

作者 丁锐 杨知行 潘长勇 《电讯技术》 北大核心 2004年第4期51-54,共4页

本文实现了高速(2,1,7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps。

关键词 遥感卫星 信息系统 数字调制解调器 维特比译码器 算法 设计

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无线通信中的低功耗维特比译码器设计 被引量：2

9

作者 朱坤顺 杨红官 +1 位作者 樊晓华 乔树山 《计算机工程》 CAS CSCD 2014年第10期114-117,共4页

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采... 针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。 展开更多

关键词 维特比译码器 低功耗 加-比-选 路径度量存储 路径相消 幸存路径

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卷积码维特比译码算法最佳反馈深度研究 被引量：5

10

作者 张俊 《现代电子技术》 2006年第3期45-46,50,共3页

卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确... 卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确定一个具体的数值。通过在OFDM系统中运用卷积编码和维特比译码仿真分析发现,维特比译码器反馈深度为卷积码编码器存贮长度的5倍时,既可达到性能和硬件复杂度的良好折衷,又便于实际应用。 展开更多

关键词 卷积码 维特比译码 截尾译码 正交频分复用 最佳译码深度

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TMS32010实现的维特比译码器

11

作者 李瑛 郭梯云 《西安电子科技大学学报》 EI CAS CSCD 北大核心 1989年第4期90-95,共6页

本文研究了用高速信号处理器TMS32010实现的维特比译码器以及对(2,1,m)码译码时所能达到的译码速率,研究结果表明:用TMS32010实现的维特比译码器具有设备简单、成本低廉等特点,十分适合用于一些中小型通信系统中。

关键词 维特比译码器 卷积码 信号处理器

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用于数字音频广播接收机的全码率维特比译码集成电路

12

作者 高永红 王志华 +1 位作者 王建昕 董在望 《电子学报》 EI CAS CSCD 北大核心 1998年第8期111-113,共3页

卷积编码维特比译码集成电路是数字音频广播接收机信道译码的关键部件．本文介绍了一种维特比译码集成电路的设计，该电路符合欧洲数字音频广播信道译码的标准要求，可对数字声音卷积编码的全部码率（8／9，…，1／2，…，1／3，…，1／... 卷积编码维特比译码集成电路是数字音频广播接收机信道译码的关键部件．本文介绍了一种维特比译码集成电路的设计，该电路符合欧洲数字音频广播信道译码的标准要求，可对数字声音卷积编码的全部码率（8／9，…，1／2，…，1／3，…，1／4）进行译码，最高译码输出码率大于2048kbps，集成电路采用瑞典爱立信公司的P540．6μmCMOS工艺设计和制造，核心面积为10mm2，芯片总面积为25mm2，等效逻辑门数为27，000门测试结果表明芯片满足所有设计要求．目前已用于我们开发的数字音频广播接收机中． 展开更多

关键词 维特比译码器 信道译码 集成电路 数字音频广播

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维特比译码器实现中的关键技术

13

作者 孙冶 朱杰 《电子测量技术》 2006年第3期22-23,共2页

本文针对维特比译码算法中的两个关键问题,即路径寄存器溢出与幸存路径存储问题,分别提出了可行的解决方案,并应用该方案在XilinxSpartanIIFPGA上实现了速率为64Kb/s的软判决译码器。

关键词 维特比译码器 流水线内存回溯算法 二进制补码取模 FPGA

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一种基于CUDA的截断重叠维特比译码算法

14

作者 李晨杰 王志旭 《计算机应用研究》 CSCD 北大核心 2019年第6期1828-1830,1835,共4页

为解决信道译码在高吞吐量通信系统中的瓶颈问题,通过对CUDA并行计算的了解和对维特比译码并行实现的探索,为卷积码提出了一种基于CUDA的截断重叠维特比译码器。算法通过截断式的子网格图相互重叠的方式,并行执行独立的正向度量计算和... 为解决信道译码在高吞吐量通信系统中的瓶颈问题,通过对CUDA并行计算的了解和对维特比译码并行实现的探索,为卷积码提出了一种基于CUDA的截断重叠维特比译码器。算法通过截断式的子网格图相互重叠的方式,并行执行独立的正向度量计算和回溯过程。实验结果表明,在保证了译码算法误码率性能的同时,获得了良好的吞吐量提升表现,相比现有的实现方式提升了1.3~3.5倍,降低了硬件开销,能够有效运用于实际高吞吐量通信系统中。 展开更多

关键词 卷积码 维特比译码 并行计算 计算机统一设备架构

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基于IEEE802.16a的TCM译码方案 被引量：4

15

作者 尹俊勋 刘婷婷 +1 位作者 姚志强 刘永毓 《华南理工大学学报（自然科学版）》 EI CAS CSCD 北大核心 2005年第6期9-13,35,共6页

为设计并实现宽带无线接入系统的差错控制,基于无线本地城域网标准IEEE802.16a,提出了三种TCM码的译码方案.通过理论分析对比了各算法的实现的难易程度,采用定点运算进行计算机仿真,获得了不同码型各译码方案的误比特率性能曲线.理论分... 为设计并实现宽带无线接入系统的差错控制,基于无线本地城域网标准IEEE802.16a,提出了三种TCM码的译码方案.通过理论分析对比了各算法的实现的难易程度,采用定点运算进行计算机仿真,获得了不同码型各译码方案的误比特率性能曲线.理论分析和仿真结果说明,不存在绝对优异的方案.最后给出标准中具体码型的方案选择. 展开更多

关键词 前向纠错编码 格形编码调制 格形译码 维特比译码

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高速Viterbi译码器的VLSI设计与实现 被引量：2

16

作者 李庆 邓运松 +1 位作者 曾晓洋 顾叶华 《计算机研究与发展》 EI CSCD 北大核心 2007年第12期2143-2148,共6页

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞... 在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV. 展开更多

关键词 维特比译码器 加比选 高速 回溯 HDTV

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基于FPGA的卷积码的编/译码器设计 被引量：11

17

作者 井小沛 武斌 张青春 《电子测量技术》 2008年第2期116-118,共3页

卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。本文在介绍卷积码原理的基础上,详细阐述了基于FPGA的卷积码的编/译码器的设计。值得一提的是,卷积码的译码采用维特比译码算法,利用了状态路径度... 卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。本文在介绍卷积码原理的基础上,详细阐述了基于FPGA的卷积码的编/译码器的设计。值得一提的是,卷积码的译码采用维特比译码算法,利用了状态路径度量计算、保存路径转移过程和回溯译码等方法,在硬件实现上能有效地减少存储量、降低功耗,提高整个编/译码器的性能。最后进行了模拟仿真,结果显示编译码的效果比较理想,达到了设计的目的。 展开更多

关键词 卷积码 维特比译码器 现场可编程门阵列 硬件描述语言 回溯译码

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一种新型的卷积码混合译码算法 被引量：2

18

作者 杨帆 罗振东 田宝玉 《电子与信息学报》 EI CSCD 北大核心 2009年第5期1237-1240,共4页

该文提出了一种级联的卷积码混合译码算法。该算法由两级译码实现,第1级采用置信传播(Belief-Propagation,BP)算法,而第2级采用修改的维特比译码(Modified Viterbi Decoding,MVD)算法。BP首先对接收序列进行预译码,并利用伴随式将译码... 该文提出了一种级联的卷积码混合译码算法。该算法由两级译码实现,第1级采用置信传播(Belief-Propagation,BP)算法,而第2级采用修改的维特比译码(Modified Viterbi Decoding,MVD)算法。BP首先对接收序列进行预译码,并利用伴随式将译码输出的对数似然比值分为可靠的和不可靠的两类。不可靠的对数似然比值用接收符号取代,可靠的部分硬判决为编码符号,它们共同组成混合序列。随后,MVD对该混合序列作进一步纠错译码。仿真表明,与传统的维特比算法相比,所提出的混合译码算法的误码性能只有很小的损失,其译码平均复杂度在中高信噪比条件下有明显降低。 展开更多

关键词 混合译码 置信传播 维特比译码

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一种Viterbi译码算法的改进 被引量：1

19

作者 李宗伯 张普珩 +2 位作者 张波涛 胡文敏 刘衡竹 《北京交通大学学报》 CAS CSCD 北大核心 2008年第6期69-72,77,共5页

提出了一种用寄存器交换法实现Viterbi译码的完整方案.采用一系列如截短法、用等效的思想简化启动过程、加比选计算并行化等方法,进一步改进了Viterbi译码算法的性能.使软判决位数、交织深度等参数在FPGA模拟时均可配置,并用Verilog硬... 提出了一种用寄存器交换法实现Viterbi译码的完整方案.采用一系列如截短法、用等效的思想简化启动过程、加比选计算并行化等方法,进一步改进了Viterbi译码算法的性能.使软判决位数、交织深度等参数在FPGA模拟时均可配置,并用Verilog硬件描述语言具体实现.基于Virtex5芯片进行综合,最大输出频率可达近200Mbps.利用Modelsim6.0和Haps-54开发板分别做了仿真和FPGA实验,同时搭建真实环境,进行BER性能测试,发现自研的IPCore在信噪比高于5.0时,优于Altera公司的同类产品和CDM-600,更适于深空卫星通信. 展开更多

关键词 无线通信 可配置 维特比译码 寄存器交换法

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高约束度卷积码的一种译码方法及其性能 被引量：1

20

作者 胡爱群 苏杰 何振亚 《通信学报》 EI CSCD 北大核心 1996年第4期27-33,共7页

本文提出了高约束度卷积码的一种新的译码方法──状态扩展（ＳＳＤ）方法。该方法先将译码状态扩展一倍，再用最大似然维特比译码原理进行译码，目的是通过增加储存量来减少运算量。ＳＳＤ方法度量值迭代简单，判决输出方便。文中以约... 本文提出了高约束度卷积码的一种新的译码方法──状态扩展（ＳＳＤ）方法。该方法先将译码状态扩展一倍，再用最大似然维特比译码原理进行译码，目的是通过增加储存量来减少运算量。ＳＳＤ方法度量值迭代简单，判决输出方便。文中以约束度分别为Ｋ＝７和Ｋ＝９的两种卷积码为例，讨论ＳＳＤ译码方法、性能及用ＤＳＰ器件的实现问题，并得出了几个结论。 展开更多

关键词 数字通信 差错控制 维特比译码 卷积编码

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