一种基于边沿切换技术的随机时间-数字转换器

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作者 王子轩 蔡志匡 +2 位作者 胡善文 周波 杨恒新 《南京邮电大学学报（自然科学版）》 北大核心 2016年第5期90-95,共6页

提出了一种基于边沿切换技术的随机时间-数字转换器(Stochastic Time-to-Digital Converter,STDC),相比传统STDC结构,基于边沿切换技术的STDC在实现相同分辨率的情况下可将功耗降低30%,具有高分辨率、低功耗、PVT抗性好的特点。采用0.13... 提出了一种基于边沿切换技术的随机时间-数字转换器(Stochastic Time-to-Digital Converter,STDC),相比传统STDC结构,基于边沿切换技术的STDC在实现相同分辨率的情况下可将功耗降低30%,具有高分辨率、低功耗、PVT抗性好的特点。采用0.13μm CMOS工艺流片验证,测试结果表明,采用边沿切换技术后,STDC可达到1 ps的高分辨率,功耗仅0.9 m W。此外,边沿切换技术还具有减少失配和降低闪烁噪声的效果。 展开更多

关键词 时间-数字转换器 随机时间-数字转换器 边沿切换技术 分辨率

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一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环

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作者 王子轩 张聪 +4 位作者 耿鑫 丁浩 徐浩 郭宇锋 王嵘 《南京邮电大学学报（自然科学版）》 北大核心 2017年第6期44-49,共6页

提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该... 提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13μm CMOS工艺进行了流片,测试结果显示:芯片总功耗为12mW,带内和带外相位噪声分别为-91dBc/Hz@10kHz和-128dBc/Hz@1MHz,RMS抖动和峰峰抖动值分别为2.9ps和21.5ps。 展开更多

关键词 ΔΣ时间-数字转换器 流水线型时间-数字转换器 噪声整形 全数字锁相环

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基于时空关系的高分辨率时间数字转换器 被引量：1

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作者 许建华 张超 +2 位作者 王召利 范文晶 王海 《电测与仪表》 北大核心 2010年第2期60-63,共4页

本文介绍了一种利用时空关系来提高测量时间间隔精度的时间数字转换器(TDC),该转换器用固定长度的抽头传输线作为量化延时单元,对短时间间隔进行量化,其主要分为传输线、缓冲器和重合检测电路三个部分,本文对此进行了深入分析。这种时... 本文介绍了一种利用时空关系来提高测量时间间隔精度的时间数字转换器(TDC),该转换器用固定长度的抽头传输线作为量化延时单元,对短时间间隔进行量化,其主要分为传输线、缓冲器和重合检测电路三个部分,本文对此进行了深入分析。这种时间数字转换器的一个优点是容易集成,我们做了个原型机来验证这个原理,在该原型机中使用印刷电路板上的微带线作为延迟线,最后实现了82ps的测量精度。 展开更多

关键词 时空关系 时间数字转换器(tdc) 时间间隔 延迟线 重合检测

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面向FPGA-TDL-TDC的延迟时间逐位校准网络 被引量：1

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作者 许玥 谢杰 +2 位作者 曾中明 张宝顺 吴东岷 《电子测量与仪器学报》 CSCD 北大核心 2024年第7期89-96,共8页

时间数字转换器(TDC)是一种将信号脉冲之间时间间隔的连续模拟量转换为离散数字量的设备。基于现场可编程逻辑门阵列(FPGA)内部进位链资源实现抽头延迟链-时间数字转换器(TDL-TDC)的方法被广泛应用,但TDL-TDC中每个延迟单元的延迟时间... 时间数字转换器(TDC)是一种将信号脉冲之间时间间隔的连续模拟量转换为离散数字量的设备。基于现场可编程逻辑门阵列(FPGA)内部进位链资源实现抽头延迟链-时间数字转换器(TDL-TDC)的方法被广泛应用,但TDL-TDC中每个延迟单元的延迟时间数值受运行温度变化的影响较大,目前使用码密度测试、线性补偿或高阶泰勒函数拟合等的TDC校准方法不能很好地拟合复杂温度变化情况下长延迟链中各单元延迟时间的变化趋势。为继续满足TDC工作精度要求,提出了一种基于多层感知机(MLP)的神经网络校准方案,以延迟链中128个延迟单元的延迟时间数据和相应温度数据作为训练样本建立4层MLP。工作时通过反馈当前运行温度信息,可以独立给出每个延迟单元的延迟时间数值,以用于计算待测脉冲之间的时间间隔。实验验证了校准网络对温度变化的补偿作用,该网络可以移植于不同的FPGA芯片。测量得到校准网络的准确率为91%,实现TDC分辨率为34 ps。 展开更多

关键词 现场可编程逻辑门阵列 抽头延迟链-时间数字转换器 多层感知机 神经网络校准

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16通道高分辨CAMAC时间数字转换器 被引量：1

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作者 金革 佐佐木修 《核电子学与探测技术》 CAS CSCD 北大核心 1999年第3期192-196,共5页

介绍一种１６通道高分辨ＣＡＭＡＣ时间数字转换器组件，具有１２位动态范围，其最小时间分辨达２６ｐｓ，１６个通道的总变换时间仅１５μｓ。该组件采用ＣＯＭＭＯＮＳＴＡＲＴ模式，１６个独立的ＳＴＯＰ。该组件有两种读出方式：随... 介绍一种１６通道高分辨ＣＡＭＡＣ时间数字转换器组件，具有１２位动态范围，其最小时间分辨达２６ｐｓ，１６个通道的总变换时间仅１５μｓ。该组件采用ＣＯＭＭＯＮＳＴＡＲＴ模式，１６个独立的ＳＴＯＰ。该组件有两种读出方式：随机读出和稀疏扫描读出方式。为了简化设计，提高组件的可靠性，在组件中ＴＡＣ部分被设计成一个很小的模块，每个模块包含两路独立ＴＡＣ，组件中共使用了８个这样的ＴＡＣ模块。详细介绍了该１６通道高分辨ＣＡＭＡＣ时间数字转换器组件的原理。 展开更多

关键词 tdc CAMAC 分辨率 时间数字转换器 核物理

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基于时间—数字转换器的力矩传感器

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作者 王嘉力 姜力 《传感器与微系统》 CSCD 北大核心 2008年第2期74-76,共3页

介绍了基于时间—数字转换器(TDC)的应变测量原理与特点。设计并制作了基于TDC技术的机器人关节力矩传感器。基于TDC应变测量原理的力矩传感器具有组成电路简单、系统电流消耗小的特点。对传感器进行了静动态校正,并分析了试验结果。

关键词 时间-数字转换器 力矩传感器 时间间隔测量

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应用于时间数字转换器的补偿校准算法及电路 被引量：1

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作者 赵捷 赵野 +3 位作者 童纪昀 王莎 张孟翟 赵发展 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2022年第12期1637-1642,共6页

文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process,voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、... 文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process,voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现,版图面积仅为380×140μm^(2),在1.2 V电源下功耗为4.2 mW。仿真结果表明:系统分辨率为104 ps,最大微分非线性(differential nonlinearity,DNL)和积分非线性(integral nonlinearity,INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。 展开更多

关键词 时间数字转换器(tdc) 相位内插 补偿校准 亚稳态 算法电路

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一种通用的时间数字转换器码密度校准信号产生方法及其实现 被引量：9

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作者 李海涛 李斌康 +3 位作者 田耕 阮林波 赵前 吕宗璟 《电子与信息学报》 EI CSCD 北大核心 2021年第8期2121-2127,共7页

该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时... 该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时路径上,实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC,利用该方法校准plain TDC的码宽(抽头延迟时间),研究校准了2抽头方式下的TDC的性能参数,时间分辨率(对应TDC的最低有效位,Least Significant Bit,LSB)为24.9 ps,微分非线性为(–0.84~3.1)LSB,积分非线性为(–5.0~2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现,多次测试考核结果表明,单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源,重复性、稳定性较好,实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。 展开更多

关键词 时间数字转换器 码密度校准 相干采样 tdc主时钟 校准信号

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基于控阈技术的并行式A/D转换器设计 被引量：1

9

作者 吴训威 杭国强 《电子与信息学报》 EI CSCD 北大核心 2002年第2期250-256,共7页

该文将数字电路设计中空间-时间等效思想及阈值控制技术两者引入A/D转换器的设计,所设计出的A/D转换器在保证较高速度的同时具有相对简单的电路结构。

关键词 并行式A/D转换器 设计 数字电路设计 控阈技术 空间-时间等效

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重离子治癌装置中γ-γ符合时间测量系统设计 被引量：3

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作者 颜俊伟 柯凌云 +11 位作者 陈金达 张秀玲 杜成名 杨海波 王长鑫 吴俊达 苏弘 千奕 佘乾顺 赵红赟 蒲天磊 孔洁 《电子科技大学学报》 EI CAS CSCD 北大核心 2021年第1期24-29,共6页

为实现重离子治癌装置中γ-γ符合时间的高精度和高分辨率测量,设计实现了符合时间的测量系统,该系统主要由高速比较器构成的定时甄别电路和基于现场可编程逻辑阵列(FPGA)的时间−数字转换(TDC)电路构成。FPGA-TDC通过“粗”时间和“细... 为实现重离子治癌装置中γ-γ符合时间的高精度和高分辨率测量,设计实现了符合时间的测量系统,该系统主要由高速比较器构成的定时甄别电路和基于现场可编程逻辑阵列(FPGA)的时间−数字转换(TDC)电路构成。FPGA-TDC通过“粗”时间和“细”时间结合的方法实现精确的时间测量:“粗”时间测量采用二进制计数器实现,“细”时间测量基于片内缓冲器和寄存器阵列构成的级联延迟链实现。实测结果表明,该符合时间测量系统的本征时间间隔测量分辨好于276 ps(FWHM)。构建了H8500耦合LYSO晶体阵列组成的测量系统,并对22Na 511 keVγ射线进行测试,结果表明时间测量精度优于1.12 ns(FWHM),且通过统计分析有效符合时间得到的晶体阵列位置映射散点图清晰。 展开更多

关键词 符合时间测量系统 现场可编程逻辑阵列FPGA 时间间隔测量 时间-数字转换器tdc

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一种FPGA⁃TDC防气泡误差编码器设计

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作者 陆江镕 李文昌 +2 位作者 刘剑 张天一 王彦虎 《半导体技术》 CAS 北大核心 2024年第5期471-475,482,共6页

在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码... 在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码器使抽头延迟链跳变顺序按照时间顺序映射,从而消除气泡误差的影响。利用Xilinx Virtex UltraScale+FPGA对该防气泡误差编码器的有效性进行验证,使用该编码器后,基于双端采样法的抽头延迟链TDC分辨率由3.18 ps提升至1.76 ps。实验结果表明,所提出的防气泡误差编码器能够解决气泡误差导致的延迟单元失效的问题,避免分辨率的损失。 展开更多

关键词 时间数字转换器(tdc) 现场可编程门阵列(FPGA) 气泡误差 编码器 抽头延迟链(TDL)

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基于FPGA与GPS的时间测量电路设计与实现 被引量：8

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作者 尹俊 倪发福 +6 位作者 张建川 李运杰 郑洋德 白晓 张亚鹏 张鹏鸣 王彦瑜 《原子能科学技术》 EI CAS CSCD 北大核心 2019年第1期151-157,共7页

为宇宙射线缪子(μ子)测量实验设计了基于FPGA的高精度时间-数字转换器(TDC),结合TDC测量值与GPS提供的标准时间(UTC)精确记录了粒子事件的时间信息。TDC采用粗计数+细时间测量相结合的方式,用计数器实现动态范围大于1 s的粗时间测量;使... 为宇宙射线缪子(μ子)测量实验设计了基于FPGA的高精度时间-数字转换器(TDC),结合TDC测量值与GPS提供的标准时间(UTC)精确记录了粒子事件的时间信息。TDC采用粗计数+细时间测量相结合的方式,用计数器实现动态范围大于1 s的粗时间测量;使用FPGA加法进位延时链构建时间内插完成了细时间测量,并借助Wave-Union与bin-by-bin方法提高时间分辨并改善非线性。实验室测试双边沿TDC的时间分辨为16.68 ps,时间测量精度(RMS)好于45 ps。测量结果表明,该TDC满足脉冲前沿时间甄别要求。 展开更多

关键词 宇宙射线缪子测量 FPGA 时间-数字转换器 GPS

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基于TDC的无死区频率测量技术研究 被引量：3

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作者 刘涛 陈国超 +3 位作者 陈法喜 赵侃 董瑞芳 张首刚 《电子与信息学报》 EI CSCD 北大核心 2021年第9期2518-2525,共8页

在精密时频测控领域中,高分辨率、无死区的时间间隔和频率测量非常关键,而时间数字转换器(Time to Digital Converter,TDC)是时间频率测量的常用手段。该文研制了基于ACAM公司生产的时间数字转换芯片TDC-GP21和Altera公司FPGA芯片EP4CE6... 在精密时频测控领域中,高分辨率、无死区的时间间隔和频率测量非常关键,而时间数字转换器(Time to Digital Converter,TDC)是时间频率测量的常用手段。该文研制了基于ACAM公司生产的时间数字转换芯片TDC-GP21和Altera公司FPGA芯片EP4CE6E22C8N的时间频率测量设备,实现了高分辨率的时间间隔测量,测量分辨率达到13ps。同时采用时间间隔测量模块两两组合的方式实现了无死区频率测量,创新性地采用每组3个TDC芯片,共4组搭建了时间频率测量系统,并对组内3个TDC芯片测量结果采用平均值滤波法,使频率测量稳定度达到1.1 ×10^(-11)@1 s,5.6 × 10^(-15)@10000 s,与商用K+K FXE频率计数器指标相当。本设备具有体积小、无需校准、成本低等优点,能够广泛应用到高精度时间间隔和精密频率测量领域中。 展开更多

关键词 频率测量 时间间隔测量 时间数字转换器(tdc) 高精度 无死区

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FPGA进位链实现TDC的若干关键技术问题 被引量：9

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作者 刘音华 刘正阳 +1 位作者 刘琼瑶 李孝辉 《电子测量技术》 2018年第14期122-127,共6页

FPGA实现高精度时间数字转换器（TDC）的关键点是底层硬件资源中具有数量大、延时小且稳定的延迟单元。FPGA中的加法进位链因其特殊的结构满足实现TDC的基本要求,但也存在一些关键技术问题需要解决,主要包括连续进位链的实现和固化、进... FPGA实现高精度时间数字转换器（TDC）的关键点是底层硬件资源中具有数量大、延时小且稳定的延迟单元。FPGA中的加法进位链因其特殊的结构满足实现TDC的基本要求,但也存在一些关键技术问题需要解决,主要包括连续进位链的实现和固化、进位链的在线校准、系统偏差校准等。针对上述关键问题,逐一进行研究,提出切实可行的解决方法,在Altera Cyclone IV和Arria V系列FPGA器件上分别进行实测验证。验证结果表明,所提方法在目前Altera的主流器件上具有一定的通用性,能够有效解决进位链实现TDC的上述关键问题,实现了量程为1s的优于83ps测量精度的时间间隔测量系统。 展开更多

关键词 时间数字转换器(tdc) 细测量 FPGA 进位链 校准

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基于FPGA的时间间隔测量设计与实现 被引量：8

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作者 魏煜秦 孔洁 +6 位作者 杨海波 赵红赟 千奕 佘乾顺 陈金达 李良辉 苏弘 《原子能科学技术》 EI CAS CSCD 北大核心 2017年第10期1893-1897,共5页

本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wa... 本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wave-Union方法对超大码宽进行了分割。为检验TDC的性能,对其进行了多项测试,获得较好的测试结果。该TDC在大于200ms的动态范围内的时间分辨率小于50ps。微分非线性(DNL)的范围为-1~1.5LSB,积分非线性(INL)的范围为-1.5~1.5LSB。该TDC将应用于In-beam PET影像装置中的飞行时间测量。 展开更多

关键词 时间-数字转换器 FPGA 进位链 Wave-Union

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飞行时间质谱仪数据采集系统设计 被引量：3

16

作者 郭静 龙涛 +3 位作者 包泽民 王培智 田地 刘敦一 《分析测试学报》 CAS CSCD 北大核心 2014年第12期1426-1430,共5页

针对飞行时间质谱仪高分辨率、宽质量范围的特点,设计了一种高精度、大量程的数据采集系统。系统对前端信号进行放大、幅度甄别和电平转换,使用专用时间间隔测量芯片TDC-GPX测量脉冲时间间隔,应用现场可编程门阵列(FPGA)进行时序控制,... 针对飞行时间质谱仪高分辨率、宽质量范围的特点,设计了一种高精度、大量程的数据采集系统。系统对前端信号进行放大、幅度甄别和电平转换,使用专用时间间隔测量芯片TDC-GPX测量脉冲时间间隔,应用现场可编程门阵列(FPGA)进行时序控制,通过通用串行总线(USB 2.0)接口与计算机连接,采用时分复用技术实现上位机对采集系统的控制及高速数据传输。测试结果表明,单通道测量精度小于100 ps,测量范围大于500μs,可进行8个通道测量。 展开更多

关键词 飞行时间质谱仪 时间数字转换器(tdc) 数据采集 现场可编程门阵列(FPGA)

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用于心电信号的能量最大化模拟信息转换系统 被引量：6

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作者 池博浩 江浩 +1 位作者 钱慧 冯忱晖 《仪器仪表学报》 EI CAS CSCD 北大核心 2021年第3期213-220,共8页

现有便携式心电采集系统需要低功耗高分辨率的模拟数字转换模块,虽然基于脉冲宽度调制的模拟信息转换器(AIC)可以有效降低系统的采样速率,但是该系统量化部分的转化时钟与量化精度成正比,因此存在功耗过高的问题。依据心电信号的能量不... 现有便携式心电采集系统需要低功耗高分辨率的模拟数字转换模块,虽然基于脉冲宽度调制的模拟信息转换器(AIC)可以有效降低系统的采样速率,但是该系统量化部分的转化时钟与量化精度成正比,因此存在功耗过高的问题。依据心电信号的能量不均衡特性,提出一种基于功率熵的精度可调时间-数字转换模块(TDC)设计方法。以能量最大化作为设计准则的基本思想,通过分析ECG信号的功率谱熵,确定系统观测向量所需的最小量化精度,实现AIC时间编码系统的优化设计。测试结果表明,该设计方法能够在压缩比为4,重构信噪比为38.91 dB,重构精度为0.36%的情况下,在采样心电信号的同时减少了80%的TDC内部时钟动态翻转,从而有效降低功耗。 展开更多

关键词 随机解调器 压缩感知 亚奈奎斯特采样 模拟信息转换器 脉冲宽度调制 时间-数字转换 功率谱熵

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基于TDC的L_(CR)波切向应力检测方法的研究

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作者 戴仙金 丁杰雄 李凌轩 《机械强度》 CAS CSCD 北大核心 2010年第1期144-147,共4页

基于固体中声速与应力的关系以及临界折射纵波(critically refracted longitudinal wave,LCR)的产生机理,提出一种利用LCR波从表面检测物体内部切向应力的实施方法,并对测量系统的硬件结构和工作原理进行详细阐述。针对应力改变导致的LC... 基于固体中声速与应力的关系以及临界折射纵波(critically refracted longitudinal wave,LCR)的产生机理,提出一种利用LCR波从表面检测物体内部切向应力的实施方法,并对测量系统的硬件结构和工作原理进行详细阐述。针对应力改变导致的LCR波传播时间的微量变化,系统采用基于逻辑门绝对传输时间原理工作的"时间—数字转换器"(time to digi-tal converter,TDC)来满足高精度的时间间隔测量要求。在测量过程中采用"单端发射—双端接收"的布局模式进一步降低测量误差,以提高应力检测的精度。 展开更多

关键词 LCR波 切向应力 时间间隔测量 时间-数字转换器(tdc)

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基于SMIC 180nm工艺的内插延时链型TDC芯片

19

作者 汪炯 马毅超 +2 位作者 蒋俊国 庄建 滕海云 《半导体技术》 北大核心 2023年第12期1108-1114,共7页

在高能同步辐射光源的高分辨谱学线站系统(HEPS-B5)的核共振散射实验中,为满足测试样品对时间数字转换皮秒级的高分辨率时间测量要求,基于SMIC 180 nm工艺设计了一款内插延时链型的四通道时间数字转换器(TDC)芯片。该TDC芯片采用“粗计... 在高能同步辐射光源的高分辨谱学线站系统(HEPS-B5)的核共振散射实验中,为满足测试样品对时间数字转换皮秒级的高分辨率时间测量要求,基于SMIC 180 nm工艺设计了一款内插延时链型的四通道时间数字转换器(TDC)芯片。该TDC芯片采用“粗计数”和“细计数”相结合的链状结构,通过内插延时链法来提高测量分辨率,并结合时钟计数器以实现较大的动态测量范围。为了阻止亚稳态的传递,使用两级反相器作为基本延时单元,另外通过异步先进先出(FIFO)缓冲器实现数据在不同时钟域之间的安全传递。实验测试结果表明,该TDC芯片的时间分辨率可达到56.3 ps,动态测量范围为0~262μs,能够满足核共振散射实验的高精度时间测量要求。 展开更多

关键词 高能同步辐射光源(HEPS) 内插延时链 时间数字转换器(tdc) 高分辨率 180nm工艺

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基于STR的两级差分的高精度低功耗TDC 被引量：1

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作者 汪玉传 梁华国 +1 位作者 鲁迎春 肖远 《电子测量与仪器学报》 CSCD 北大核心 2023年第6期136-146,共11页

随着集成电路工艺的发展和集成度的提高,电路延时显著降低,传统的时间数字转换器(TDC)的研究趋向于兼具高分辨率和高精度的电路设计。近年来,摩尔定律逐渐失效,物联网大背景下轻量化,微型化,低功耗的边缘设备得到了飞速发展,用于片上延... 随着集成电路工艺的发展和集成度的提高,电路延时显著降低,传统的时间数字转换器(TDC)的研究趋向于兼具高分辨率和高精度的电路设计。近年来,摩尔定律逐渐失效,物联网大背景下轻量化,微型化,低功耗的边缘设备得到了飞速发展,用于片上延时测量的微型化TDC的研究重点逐步转向高精度的低功耗设计。基于Xilinx Virtex-6 XC6VLX240T现场可编程门阵列(FPGA)开发平台,提出了一种以游标自定时环(vernier self timing ring,VSTR)代替直接计数法的粗测结构,和两条对称的延迟链组成的细测结构。通过边沿重合检测单元和锁存单元将粗测结构的游标STR与细测的对称延迟链结合,设计结果表明该结构量程可达到491 ns,分辨率为14.8 ps,最高精度为12.9 ps,功耗为0.068 W,说明了提出的两级差分结构具有高精度低功耗的特点。 展开更多

关键词 差分延迟链 游标自定时环(STR) FPGA 边沿检测 时间数字转换器(tdc)

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