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一个分析时序逻辑电路ICAI系统的设计与实现 被引量:3
1
作者 刘正光 张惊雷 张军 《天津大学学报(自然科学与工程技术版)》 EI CAS CSCD 北大核心 2002年第1期116-119,共4页
提出了一个用于分析时序逻辑电路的智能计算机辅助教学系统的构成 ,详细阐述了采用面向对象的知识表示方法建立系统领域知识库的设计思想及专家模型的设计过程 ,并讨论了实现中的一些技术问题 .研究结果表明本系统可快速求解一类时序逻... 提出了一个用于分析时序逻辑电路的智能计算机辅助教学系统的构成 ,详细阐述了采用面向对象的知识表示方法建立系统领域知识库的设计思想及专家模型的设计过程 ,并讨论了实现中的一些技术问题 .研究结果表明本系统可快速求解一类时序逻辑电路 (计数器电路 ) 展开更多
关键词 ICAI 时序逻辑电路 面向对象 知识表示 智能计算机辅助教学系统 数字逻辑电路 知识库
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时序逻辑电路失效分析 被引量:4
2
作者 龚欣 王旭 《半导体技术》 CAS CSCD 北大核心 2009年第10期974-977,共4页
利用液晶热点定位和电压衬度像等技术手段,准确定位了一时序逻辑电路的失效部位,结合电路原理分析以及芯片版图,详细解释了器件失效模式与失效现象的关系,并对其失效原因进行了实验验证。结果显示,电压衬度技术可以直观地显示逻辑电路... 利用液晶热点定位和电压衬度像等技术手段,准确定位了一时序逻辑电路的失效部位,结合电路原理分析以及芯片版图,详细解释了器件失效模式与失效现象的关系,并对其失效原因进行了实验验证。结果显示,电压衬度技术可以直观地显示逻辑电路内部某点的逻辑状态,在失效定位以及失效模式确认方面起重要作用;时序逻辑电路失效后存在电势竞争现象,本失效案例表明,当电路中某点出现"1"和"0"的电势竞争时,该点表现为"1"。 展开更多
关键词 时序逻辑电路 失效分析 电压衬度像 电势竞争
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时序逻辑电路设计的Petri网方法 被引量:4
3
作者 张继军 吴哲辉 《计算机科学》 CSCD 北大核心 2002年第12期186-189,共4页
A new method for designing sequential logic circuits is put forward in this paper. The method is that driv-ing condition for flip-flops is obtained by means of the transition firing condition of petri net and that des... A new method for designing sequential logic circuits is put forward in this paper. The method is that driv-ing condition for flip-flops is obtained by means of the transition firing condition of petri net and that designing asyn-chronous sequential circuits and synchronous sequential circuits can be unified. 展开更多
关键词 时序逻辑电路 电路设计 PETRI网 触发器
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基于次态卡诺图的J、K激励函数最小化方法及时序逻辑电路自启动设计 被引量:23
4
作者 任骏原 《浙江大学学报(理学版)》 CAS CSCD 北大核心 2010年第4期425-427,共3页
分析了JK触发器的激励函数和次态函数的关系并在卡诺图上建立二者的联系,提出了在触发器的次态卡诺图上直接求解最小化J、K激励函数的方法,讨论了无效状态的赋值问题及自启动设计方法,对简化时序逻辑电路的设计过程具有实用意义.
关键词 JK触发器 激励函数 自启动 时序逻辑电路设计
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异步时序逻辑电路分析方法的研究 被引量:2
5
作者 齐耀辉 《现代电子技术》 2008年第6期14-18,共5页
首先对异步时序逻辑电路的特点和分类进行描述,接着从具体的操作步骤、结果的表现方式等方面结合具体实例阐述其一般的分析方法和新出现的分析方法:计算分析法和卡诺图分析法,并对计算分析法进行改进,以期能够更好地指导异步时序电路的... 首先对异步时序逻辑电路的特点和分类进行描述,接着从具体的操作步骤、结果的表现方式等方面结合具体实例阐述其一般的分析方法和新出现的分析方法:计算分析法和卡诺图分析法,并对计算分析法进行改进,以期能够更好地指导异步时序电路的分析。通过实例分别阐述3种分析方法,并进行对比,在保证分析结果的前提下,改进的计算分析法分析异步时序逻辑电路时不用考虑时钟信号,使分析变得简单;而卡诺图分析法使分析过程思路清晰,状态转换更加直观化。 展开更多
关键词 异步时序逻辑电路 触发器 计算分析法 卡诺图分析法
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四值逻辑的化简及时序逻辑电路设计 被引量:1
6
作者 李玲远 《华中师范大学学报(自然科学版)》 CAS CSCD 1993年第4期454-460,共7页
本文在文献[1]讨论四值逻辑矢量表示法的基础上,进一步提出了四值逻辑的积—和标准型、矩阵表示,简化方法及时序逻辑电路的设计方法。
关键词 四值逻辑 时序逻辑电路 逻辑电路
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基于虚拟仪器的时序逻辑电路仿真实验平台设计 被引量:2
7
作者 王中宝 《南方农机》 2019年第6期20-20,共1页
基于虚拟仪器技术的时序逻辑,电路仿真实验平台对时序逻辑电路的基本实验进行了功能设计,同时进行了仿真过程演示。通过该平台的仿真演示,学生可直观地观察到时序逻辑电路的功能和运行状态的变化,该平台具有操作简单的优点。该平台的设... 基于虚拟仪器技术的时序逻辑,电路仿真实验平台对时序逻辑电路的基本实验进行了功能设计,同时进行了仿真过程演示。通过该平台的仿真演示,学生可直观地观察到时序逻辑电路的功能和运行状态的变化,该平台具有操作简单的优点。该平台的设计方法,是将学生引入"设计型实验"的一种有效途径。 展开更多
关键词 虚拟仪器技术 时序逻辑电路 仿真 设计型实验
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同步时序逻辑电路设计中冗余态参与状态分配
8
作者 王函韵 《华北电力大学学报(自然科学版)》 CAS 北大核心 2001年第1期31-34,共4页
提出了使用冗余态参与状态分配的分配技术。对存在冗余态的系统在采用了新的电路设计后,使之 不仅消除了无效状态和所谓自校正问题,而且由于状态分配更符合“A-H建议”而获得较简单的电路结构。
关键词 冗余态 状态分配 同步时序逻辑电路 电路设计
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基于等价关系的完全确定时序逻辑电路状态化简算法 被引量:2
9
作者 尚奥 裴晓鹏 +1 位作者 吕迎春 陈泽华 《计算机科学》 CSCD 北大核心 2018年第1期118-121,共4页
完全确定时序逻辑电路状态化简是指找到并合并逻辑电路中的等价状态,进而简化电路,提高电路安全性,节约硬件电路成本。电路状态化简的关键是依据等价关系找到电路中的最大状态等价类集合。针对此类问题,提出了一种基于等价关系构建状态... 完全确定时序逻辑电路状态化简是指找到并合并逻辑电路中的等价状态,进而简化电路,提高电路安全性,节约硬件电路成本。电路状态化简的关键是依据等价关系找到电路中的最大状态等价类集合。针对此类问题,提出了一种基于等价关系构建状态转移系统矩阵进行状态化简的算法,并将粒计算理论中的分层粒化思想用于最大等价类集合的求取过程中。在定义输出矩阵和次态矩阵的基础上,根据输出矩阵对原始状态进行初级等价类的划分与标记,可以得到初态标记矩阵和次态标记矩阵,然后构建状态转移系统矩阵。利用等价关系将状态转移系统矩阵中相同的列进行合并,则完成一次对原始状态最大等价类的划分。根据迭代原则,等价类粒子由粗到细,直到分类不再改变时便得到最终的最大状态等价类集合。最后进行状态合并,得到最小化状态表。算法分析表明,该算法简单、准确、有效。 展开更多
关键词 状态化简 等价关系 粒计算 时序逻辑电路
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一种基于时序逻辑电路的延时开关设计
10
作者 冯家鹏 《现代电子技术》 2011年第15期177-178,182,共3页
时序逻辑电路设计是《数字电子技术》课程中一个难度大、综合性高的部分,它综合了组合逻辑电路和时序逻辑电路的内容。在进行状态机设计时,随着输入逻辑变量的增加,状态数目将呈指数倍急剧增加,这会使整个设计变得复杂且容易出错。以一... 时序逻辑电路设计是《数字电子技术》课程中一个难度大、综合性高的部分,它综合了组合逻辑电路和时序逻辑电路的内容。在进行状态机设计时,随着输入逻辑变量的增加,状态数目将呈指数倍急剧增加,这会使整个设计变得复杂且容易出错。以一个延时开关控制器的设计为例,提出了一种状态机输入变量简化的方法,降低了设计过程的复杂程度。 展开更多
关键词 时序逻辑电路 延时开关 状态机化简 D触发器
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组合逻辑电路的软错误率自动分析平台 被引量:2
11
作者 绳伟光 肖立伊 毛志刚 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第11期1661-1666,共6页
为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向... 为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS85和ISCAS89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计. 展开更多
关键词 软错误率 组合逻辑电路 时序逻辑电路 语法分析 高可靠
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基于数据选择器和D触发器的多输入时序电路设计 被引量:2
12
作者 任骏原 《现代电子技术》 2010年第12期10-12,共3页
为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,... 为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。 展开更多
关键词 D触发器 数据选择器 时序网络 多输入时序逻辑电路
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RTL综合中基本时序逻辑元件的综合方法研究
13
作者 袁媛 谢巍 刘明业 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2001年第9期855-859,共5页
锁存器与触发器的综合是 RTL综合中时序逻辑综合子系统的主要研究问题之一 ,不同的 RTL时序电路描述综合出的元件各不相同 .文中从 VHDL 语言的 RTL 描述特征入手 ,研究了 RTL 综合中锁存器与触发器的综合方法 ,阐述了采用锁存器及触发... 锁存器与触发器的综合是 RTL综合中时序逻辑综合子系统的主要研究问题之一 ,不同的 RTL时序电路描述综合出的元件各不相同 .文中从 VHDL 语言的 RTL 描述特征入手 ,研究了 RTL 综合中锁存器与触发器的综合方法 ,阐述了采用锁存器及触发器的各种不同情况 ,同时说明如何才能正确地区分锁存器及触发器 . 展开更多
关键词 RTL综合 锁存器 触发器 时序逻辑电路 时序逻辑元件
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时序电路设计探讨
14
作者 雷乃清 李玉东 朱纪法 《焦作工学院学报》 2004年第6期477-479,共3页
通过一个设计实例,说明时序逻辑电路设计前的选型工作非常重要,如果选型不合适就可能得出错误结果.该实例被国内一些教材所引用,选用该例具有一定的意义.另外,还指出在状态图的化简过程中,对重复状态的认定应十分谨慎,绝不可把相似状态... 通过一个设计实例,说明时序逻辑电路设计前的选型工作非常重要,如果选型不合适就可能得出错误结果.该实例被国内一些教材所引用,选用该例具有一定的意义.另外,还指出在状态图的化简过程中,对重复状态的认定应十分谨慎,绝不可把相似状态作为相同状态处理. 展开更多
关键词 时序电路设计 状态图 设计实例 化简 时序逻辑电路 过程 引用 教材 错误 意义
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一个时序电路设计实例分析
15
作者 雷乃清 李玉东 《焦作工学院学报》 2004年第5期399-400,404,共3页
通过一个实例分析,介绍了同步时序逻辑电路设计的过程,并用实验方法对设计结果进行验证和分析,希望验证结果能对各位有所启发和帮助.
关键词 时序电路设计 验证 实例分析 同步时序逻辑电路 帮助 过程 实验方法 希望
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数字电路设计中竞争冒险的分析与研究 被引量:4
16
作者 刘军 杨悦 于湘珍 《现代电子技术》 2007年第20期182-186,共5页
介绍了竞争冒险的概念及产生的原因。就数字电路中出现的竞争冒险问题及解决办法,从理论和实践的角度对其进行了总结归纳,并举例分析了判别竞争冒险的方法和消除方法,提出人们在分析设计数字电路时要根据不同的电路情况采用不同的分析... 介绍了竞争冒险的概念及产生的原因。就数字电路中出现的竞争冒险问题及解决办法,从理论和实践的角度对其进行了总结归纳,并举例分析了判别竞争冒险的方法和消除方法,提出人们在分析设计数字电路时要根据不同的电路情况采用不同的分析、判别和消除方法。 展开更多
关键词 竞争冒险 数字电路 时序逻辑电路 逻辑冒险
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数字集成电路芯片微机检测法 被引量:1
17
作者 蒋万君 《现代电子技术》 2002年第4期18-20,共3页
用可编程并行接口 82 5 5 A设计一个 PC机的接口电路 ,该电路用来检测数字集成电路芯片的好坏 ,具有成本低、效率高。
关键词 数字集成电路芯片 微机检测法 组合逻辑电路 时序逻辑电路
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以微电子电路为主干改革电子技术教材的体系
18
作者 康华光 陈大钦 +1 位作者 邹寿彬 赵德宝 《中国大学教学》 1989年第1期19-21,共3页
随着新型集成器件的不断涌现,电子技术领域中增添了大量的新内容,为了适应这个新的形势,电子技术基础课程以微电子电路为主干改革教学内容并相应地改革教材体系是完全必要的。根据近几年来的教改实践经验,我们对1983年编《电子技术基础... 随着新型集成器件的不断涌现,电子技术领域中增添了大量的新内容,为了适应这个新的形势,电子技术基础课程以微电子电路为主干改革教学内容并相应地改革教材体系是完全必要的。根据近几年来的教改实践经验,我们对1983年编《电子技术基础》(第二版)上。 展开更多
关键词 微电子电路 模拟集成电路 时序逻辑电路 组合逻辑 集成电路技术 集成器件 模拟乘法器 逻辑表达式 教改实践 卡诺图
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对冗余态的状态分配技术 被引量:3
19
作者 王函韵 吴训威 《杭州大学学报(自然科学版)》 CSCD 1997年第1期45-50,共6页
本文提出了一种对冗余态的状态分配技术.对存在冗余态的时序系统,该技术可以减少或消除冗余态,从而减轻了对自校正的要求.此外,在设计一个具有冗余态的系统时,A-H规则能较好地满足,从而可获得较简单的电路.
关键词 冗余态 状态分配 时序逻辑电路 逻辑电路
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基于可逆触发器的可逆移位寄存器设计方法
20
作者 王友仁 沈先坤 周影辉 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2014年第4期533-537,共5页
为了进一步提高可逆时序逻辑电路设计方法的通用性和改善可逆电路性能指标,以可逆主从D触发器为基本单元,通过将时钟信号及垃圾位信号级联再利用,提出了一种可逆串行移位寄存器优化设计方案。在此基础上,通过目标函数构造及变换构建带... 为了进一步提高可逆时序逻辑电路设计方法的通用性和改善可逆电路性能指标,以可逆主从D触发器为基本单元,通过将时钟信号及垃圾位信号级联再利用,提出了一种可逆串行移位寄存器优化设计方案。在此基础上,通过目标函数构造及变换构建带有移位控制的单元模块,设计了满足串行输入串/并行输出功能的n位可逆双向移位寄存器。设计结果表明,采用方法所设计的可逆移位寄存器具有较优的性能指标,且对于双向移位寄存器综合具有较好的通用性。 展开更多
关键词 可逆时序逻辑电路 可逆触发器 垃圾位 可逆移位寄存器
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