基于查找表均衡的高速SerDes发送端设计

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作者 陶保明 张春茗 +1 位作者 任一凡 小亮 《半导体技术》 北大核心 2025年第5期488-496,共9页

为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信... 为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信道高频损耗严重和信号完整性问题,并简化了全定制电路设计的复杂度;其主体结构包括DSP、温度编码器、重定时器、32:4多路复用器(MUX)、1 UI脉冲发生器+4:1 MUX、源串联端接(SST)型DAC驱动器。仿真结果显示:在1.05 V工作电压且信道衰减为12 dB@16 GHz条件下,发送端输出32 Gbit/s NRZ信号眼高为258 mV,眼宽为0.75UI;输出64 Gbit/s PAM4信号眼高为64 mV,眼宽为0.40 UI;版图面积为0.116 mm^(2),电路功耗为57.42 mW,获得了良好的均衡性能。 展开更多

关键词 数字信号处理(DSP) 前馈均衡 串行器/解串器(serdes) 源串联端接(SST)驱动器 数模转换器(DAC)

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飞兆半导体推出μSerDes器件信号串行传输解决方案

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《集成电路应用》 2005年第5期13-13,共1页

飞兆半导体公司日前宣布推出名为μSerDes(micro—SerDes)的创新超紧凑型串化器／解串器系列器件FIN12和FIN24，适于解决便携产品和消费电子应用中由于产品功能聚合而引致复杂性不断增加的设计难题。这些μSerDes器件能将传统的多数据... 飞兆半导体公司日前宣布推出名为μSerDes(micro—SerDes)的创新超紧凑型串化器／解串器系列器件FIN12和FIN24，适于解决便携产品和消费电子应用中由于产品功能聚合而引致复杂性不断增加的设计难题。这些μSerDes器件能将传统的多数据并行传输缩减为2线高速串行传输，从而将互连导线数减少6至7倍。该串行链路使用创新的EMI抑制技术来实现， 展开更多

关键词 serdes器件 串行传输 解决方案 推出 飞兆半导体公司 信号 产品功能 电子应用 便携产品 并行传输 抑制技术 串行链路 解串器 串化器 紧凑型 复杂性 多数据 EMI 创新 缩减

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用于12.5Gbit/s SerDes系统锁相环倍频器设计

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作者 茅俊伟 冯军 +2 位作者 窦建华 章丽 李伟 《半导体技术》 CAS CSCD 北大核心 2012年第12期918-922,共5页

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中... 采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。 展开更多

关键词 串行器 解串器(serdes) 锁相环倍频器 分频器 SCFL触发器 真单相时钟(TSPC)

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飞兆半导体推出μSerDes^TM器件

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《半导体技术》 CAS CSCD 北大核心 2005年第5期80-81,共2页

飞兆半导体公司宣布推出名为μSerDes^TM(micro—SerDes)的创新超紧凑型串化器／解串器系列器件FINl2和FIN24，适于解决便携产品和消费电子应用中由于产品功能聚合而引致复杂性不断增加的设计难题。这些uSerDes器件能将传统的多数据并... 飞兆半导体公司宣布推出名为μSerDes^TM(micro—SerDes)的创新超紧凑型串化器／解串器系列器件FINl2和FIN24，适于解决便携产品和消费电子应用中由于产品功能聚合而引致复杂性不断增加的设计难题。这些uSerDes器件能将传统的多数据并行传输缩减为2线高速串行传输，从而将互连导线数减少6至7倍。该串行链路使用创新的EMI抑制技术来实现，有助于用户产品更快获得电磁兼容(EMC)管理系统认可。 展开更多

关键词 推出 serdes器件 飞兆半导体公司 产品功能 电子应用 便携产品 串行传输 并行传输 抑制技术 串行链路 管理系统 电磁兼容 解串器 串化器 紧凑型 复杂性 多数据 EMI 创新 缩减

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具有UART／I^2C控制通道的可编程串行器/解串器

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《国外电子元器件》 2008年第8期79-79,共1页

Maxim Integrated Products推出高速LVDS串行器／解串器（SerDes）系列产品的最新成员：MAX9257／MAX9258 SerDes芯片组。该芯片组在汽车ECU和相机之间构建了一条完备的双向数字视频链路，通过一条直流均衡的双绞线或差分线缆进行通信... Maxim Integrated Products推出高速LVDS串行器／解串器（SerDes）系列产品的最新成员：MAX9257／MAX9258 SerDes芯片组。该芯片组在汽车ECU和相机之间构建了一条完备的双向数字视频链路，通过一条直流均衡的双绞线或差分线缆进行通信，能够简化设计、降低系统成本。芯片组无需外部CAN或LIN接口，在帧到帧的基础上通过UART／I^2C控制通道设置相机， 展开更多

关键词 控制通道 I^2C UART 解串器 串行 INTEGRATED 可编程 serdes

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Maxim推出具有UART/I^2C控制通道的可编程串行器/解串器

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《电子与电脑》 2008年第8期57-57,共1页

Maxim推出高速LVDS串行器／解串器（SerDes）系列产品的最新成员：MAx9257／MAx9258 SerDes芯片组。该芯片组在汽车ECU和相机之间构建了一条完备的双向数字视频链路．通过一条直流均衡的双绞线或差分线缆进行通信，能够简化设计、降低... Maxim推出高速LVDS串行器／解串器（SerDes）系列产品的最新成员：MAx9257／MAx9258 SerDes芯片组。该芯片组在汽车ECU和相机之间构建了一条完备的双向数字视频链路．通过一条直流均衡的双绞线或差分线缆进行通信，能够简化设计、降低系统成本。 展开更多

关键词 MAXIM 解串器 控制通道 I^2C UART 串行 可编程 serdes

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飞兆推出串行／解串器装置，解决EMI和高速接口设计问题

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《电子质量》 2004年第1期J022-J022,共1页

关键词 飞兆半导体公司 串行/解串器 EMI 高速接口设计 电磁干扰 LVDS serdes器件

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基于倒装芯片焊球阵列封装的高速串行器/解串器接口的信号完整性分析与优化

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作者 任晓黎 孙拓北 +1 位作者 庞建 张江涛 《中国集成电路》 2017年第9期66-70,74,共6页

串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的... 串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用Cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。 展开更多

关键词 串行器/解串器 倒装芯片封装 信号完整性 CADENCE 3D-EM

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FIN1／24：μSerDes信号串行传输方案

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《世界电子元器件》 2005年第5期87-87,共1页

飞兆半导体公司宣布推出名为μSerDes(micro SerDes)的紧凑型串化器/解串器系列器件FIN12和FIN24，用于解决便携产品和消费电子应用中由于产品功能聚合而引起的复杂性不断增加的设计难题。这些μSerDes器件能将传统的多数据并行传输缩减... 飞兆半导体公司宣布推出名为μSerDes(micro SerDes)的紧凑型串化器/解串器系列器件FIN12和FIN24，用于解决便携产品和消费电子应用中由于产品功能聚合而引起的复杂性不断增加的设计难题。这些μSerDes器件能将传统的多数据并行传输缩减为2线高速串行传输，从而将互连导线数减少6至7倍。 展开更多

关键词 传输方案 serdes器件 飞兆半导体公司 信号 产品功能 电子应用 便携产品 串行传输 并行传输 解串器 串化器 紧凑型 复杂性 多数据 缩减

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基于SERDES的雷达数据高速传输的实现与应用

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作者 王平安 吴卫 +1 位作者 于志伟 陈文攀 《雷达与对抗》 2016年第2期38-42,共5页

针对宽带高速数据传输需求,提出了一种利用FPGA内部Select IO资源实现SERDES高速传输的解决方法。通过对OSERDES和ISERDES原语的使用来实现对数据的并串转换和串并转换。在实际工程应用中实现了对32个通路、每路400 Mb/s的稳定传输,验... 针对宽带高速数据传输需求,提出了一种利用FPGA内部Select IO资源实现SERDES高速传输的解决方法。通过对OSERDES和ISERDES原语的使用来实现对数据的并串转换和串并转换。在实际工程应用中实现了对32个通路、每路400 Mb/s的稳定传输,验证了系统的有效性与可靠性,满足了项目需求。该设计易于移植,对于高速、多路数据传输系统的设计具有一定参考意义。 展开更多

关键词 数据传输 串行器/解串器 现场可编程门阵列 高速

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Avago于28nm CMOS工艺达成32Gbps的SerDes性能

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《中国集成电路》 2013年第8期10-10,共1页

AvagoTechnologies宣布其28nm串行／解串器（SerDes）核心已经达到32Gbps的性能，并且可以承受高达40dB的通道损耗，这个最新的SerDes核心不仅仅重新定义了芯片到芯片、连接端口和背板等接口可达到的数据率，并且反映了Avago为数据中心... AvagoTechnologies宣布其28nm串行／解串器（SerDes）核心已经达到32Gbps的性能，并且可以承受高达40dB的通道损耗，这个最新的SerDes核心不仅仅重新定义了芯片到芯片、连接端口和背板等接口可达到的数据率，并且反映了Avago为数据中心和企业应用提供领先解决方案的持续承诺。 展开更多

关键词 serdes CMOS工艺 性能 串行 解串器 连接端口 企业应用 数据中心 数据率

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面向高速云端设备的10.3125Gbps Serdes IP

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作者 陈宏铭 林颖甫 +2 位作者 陈昱志 林于恒 林致煌 《中国集成电路》 2016年第9期28-37,76,共11页

Ser Des作为光纤通信系统的物理层,主要完成对光纤中传输的数据进行并行化处理和解串的功能,对整个通信系统的性能有很大影响。本文介绍10.3125Gbps Ser Des的电路结构,对高速串行接口技术进行了研究。提出了一种基于Jitter Clean锁相... Ser Des作为光纤通信系统的物理层,主要完成对光纤中传输的数据进行并行化处理和解串的功能,对整个通信系统的性能有很大影响。本文介绍10.3125Gbps Ser Des的电路结构,对高速串行接口技术进行了研究。提出了一种基于Jitter Clean锁相环结构的Ser Des设计方案,并重点研究了Ser Des核心部分如低噪声锁相环、复合式驱动器、判决反馈均衡器等设计。Ser Des IP的发射端与接收端设计了内建自测试电路能够更容易地对芯片进行功能验证,并有效检测到Ser Des内部重要模块的工作情况。锁相环是Ser Des中的重要模块,主要作用是产生片内高速时钟,将低速并行数据串化为高速串行数据,同时也可以为接收链路中的时钟数据恢复电路提供参考时钟。设计了10.3125GHz低噪声锁相环适用于10.3125Gbps Ser Des,设计中锁相环采用对电源的噪声有极高抑制且产生极低抖动的电压控制振荡器。设计采用复合式结构驱动器,在考虑速度、功耗的前提下,通过设计结合CML和VML实现操作速度在10.3125Gbps。最后,采用UMC 40nm LP 1P8M低功耗CMOS工艺实现了Ser Des芯片的版图设计并流片,Serdes IP的面积为1.08*0.74mm2,经过对封装后的Ser Des芯片进行测试,证明了该芯片能够实现内建自测试及数据传输功能。本文的目标为设计一款符合IEEE802.3 10GBASE-Kr协议的Serdes。采用1.1V、2.5V双电源电压设计了一个多速率的Ser Des发送模块,该设计可以支持1.25、2.5、5、10.3125Gbps等速率。对Ser Des电路高速差分信号的抖动、误码率和眼图各方面进行有效的功能验证和测试是非常必要的。在最快速率的10.3125Gbps模式下,单端输出波形眼图的睁开的幅度有525m V,而总体抖动只有16.34ps,10.3125Gbps速率下误码率低于10-12,动态功耗为150m W。 展开更多

关键词 串行器/解串器 低噪声锁相环 压控振荡器 抖动

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高速PCB设计中GHz串行信号的完整性分析与仿真 被引量：3

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作者 吕平 杜晓宁 兰巨龙 《信息工程大学学报》 2006年第4期364-367,共4页

文章针对信号频率超过GHz的高速串行信号带来的新的信号完整性问题,如:趋肤效应、介质损耗、码间串扰等进行了详细的分析;研究了这些信号完整性问题对于SI仿真的影响;给出解决GHz信号完整性问题的方案,并验证了方案的有效性。

关键词 串行器/解串器 信号完整性 损耗 预加重 眼图

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带有视频图像处理功能的一体化LED显示屏控制器 被引量：2

14

作者 魏洵佳 《中国集成电路》 2012年第8期71-76,共6页

带有视频图像处理功能的一体化LED显示屏控制器,它打破了传统的LED显示屏控制器配搭昂贵的视频处理器这种分离的应用模式,将专业级视频处理器芯片直接嵌入LED显示屏发送器中,以低成本方式实现了高清视频处理和音/视频播放两者的合成,显... 带有视频图像处理功能的一体化LED显示屏控制器,它打破了传统的LED显示屏控制器配搭昂贵的视频处理器这种分离的应用模式,将专业级视频处理器芯片直接嵌入LED显示屏发送器中,以低成本方式实现了高清视频处理和音/视频播放两者的合成,显著提升了LED显示屏控制系统的显示质量、效果、功能和可靠性。 展开更多

关键词 HDMI 视频处理器 RGMII 串行器/解串器 SFP

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推动串行互连革命

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《世界电子元器件》 2004年第6期41-42,共2页

串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用... 串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用使用其他总线格式.这使得将SerDes技术设计到这些系统中变得很困难.本文概述了SerDes的体系结构,并且显示说明某一个体系结构如何特别适用于电信信号处理系统. 展开更多

关键词 串行互连 串行器/解串器 体系结构 信号处理

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12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计 被引量：3

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作者 潘敏 冯军 +1 位作者 杨婧 杨林成 《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang... 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2. 展开更多

关键词 串行器/解串器(serdes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO)

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具有预加重作用的10 Gbps发送端设计 被引量：1

17

作者 王雷 刘涛 +1 位作者 陈鑫 张颖 《电子器件》 CAS 北大核心 2023年第3期608-614,共7页

针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设... 针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设计四分之一速率的串行器,并依次更替控制输入数据的等相位差时钟,可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减,采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡,提出使用MATLAB对信道衰减进行建模,并以此来设计滤波器的方法,快速简便确定抽头系数,将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终,设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10 Gbps时高速串行器逻辑正常,数据眼图良好,输出抖动在0.09 UI,满足高速背板通信电路的标准。 展开更多

关键词 多通道高速串行器 高速serdes 前馈均衡器 电流数模转换器

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Avago推出新Vortex Gearbox系列28nm CMOS

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《中国集成电路》 2013年第1期7-7,共1页

Avago Technologies日前宣布推出支持以太网和光传送网的新Vortex GearboxTM系列物理层产品，器件采用Avago经验证的28nm CMOS SerDes串行／解串器技术，符合IEEECAUI以及包括CEI-11G—SR、CEI-25G—LR和CEI-28G—VSR等多种常见通用电... Avago Technologies日前宣布推出支持以太网和光传送网的新Vortex GearboxTM系列物理层产品，器件采用Avago经验证的28nm CMOS SerDes串行／解串器技术，符合IEEECAUI以及包括CEI-11G—SR、CEI-25G—LR和CEI-28G—VSR等多种常见通用电气接口标准要求。 展开更多

关键词 VORTEX CMOS 串行 解串器 serdes 光传送网 接口标准 通用电气 VSR

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