为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测...为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测试(System Level Test,SLT)模式相结合,提出面向DDR类存储器的测试算法和实现技术途径。并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件实现微系统内DDR互连故障的自测试,完成了典型算法的仿真模拟和实物测试验证。相较于使用ATE测试机台的存储器测试或通过用户层测试软件的测试方案,本文所采用的FPGA嵌入特定自测试算法方案可以实现典型DDR互连故障的高效覆盖,测试效率和测试成本均得到明显改善。展开更多
半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整...半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整性仿真方法。利用IBIS 5.0模型中增加的复合电流(Composite Current)、同步开关输出电流等数据,对DDR4 SDRAM高速电路板的信号完整性进行更准确的仿真分析。仿真结果表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise,SSN)都得到明显改善;在不加去耦电容的情况下,将输入信号由PRBS码换成DBI信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。展开更多
---Double data rate synchronous dynamic random access memory （DDR3） has become one of the most mainstream applications in current server and computer systems. In order to quickly set up a system-level signal integri...---Double data rate synchronous dynamic random access memory （DDR3） has become one of the most mainstream applications in current server and computer systems. In order to quickly set up a system-level signal integrity （SI） simulation flow for the DDR3 interface, two system-level SI simulation methodologies, which are board-level S-parameter extraction in the frequency-domain and system-level simulation assumptions in the time domain, are introduced in this paper. By comparing the flow of Speed2000 and PowerSI/Hspice, PowerSI is chosen for the printed circuit board （PCB） board-level S-parameter extraction, while Tektronix oscilloscope （TDS7404） is used for the DDR3 waveform measurement. The lab measurement shows good agreement between simulation and measurement. The study shows that the combination of PowerSI and Hspice is recommended for quick system-level DDR3 SI simulation.展开更多
高速服务器主板主芯片到存储器的高速信号传输通过Double Data Rate(简称DDR)技术实现,传输高速信号的连接线简称为DDR阻抗线。因主芯片相对存储器位置能布设管脚的空间要小,从主芯片到存储器的DDR高速阻抗线呈扇出形状,主芯片位置的阻...高速服务器主板主芯片到存储器的高速信号传输通过Double Data Rate(简称DDR)技术实现,传输高速信号的连接线简称为DDR阻抗线。因主芯片相对存储器位置能布设管脚的空间要小,从主芯片到存储器的DDR高速阻抗线呈扇出形状,主芯片位置的阻抗线线宽相对存储器位置要小,存在阻抗不连续问题。对靠近主芯片位置的DDR阻抗线增加规则的凸耳状走线可提升整段DDR阻抗不匹配问题。增加规则的凸耳走线的阻抗线又称Tabbed Routiing阻抗(简称TAB阻抗)。探究布设不同形状和不同尺寸的TAB设计来提升阻抗不连续问题,根据材料等级选择一种最佳的布线设计模式,对TAB阻抗设计及生产制作控制都有较大指导意义。展开更多
文摘为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测试(System Level Test,SLT)模式相结合,提出面向DDR类存储器的测试算法和实现技术途径。并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件实现微系统内DDR互连故障的自测试,完成了典型算法的仿真模拟和实物测试验证。相较于使用ATE测试机台的存储器测试或通过用户层测试软件的测试方案,本文所采用的FPGA嵌入特定自测试算法方案可以实现典型DDR互连故障的高效覆盖,测试效率和测试成本均得到明显改善。
基金supported by the National Natural Science Foundation of China under Grant No.61161001
文摘---Double data rate synchronous dynamic random access memory （DDR3） has become one of the most mainstream applications in current server and computer systems. In order to quickly set up a system-level signal integrity （SI） simulation flow for the DDR3 interface, two system-level SI simulation methodologies, which are board-level S-parameter extraction in the frequency-domain and system-level simulation assumptions in the time domain, are introduced in this paper. By comparing the flow of Speed2000 and PowerSI/Hspice, PowerSI is chosen for the printed circuit board （PCB） board-level S-parameter extraction, while Tektronix oscilloscope （TDS7404） is used for the DDR3 waveform measurement. The lab measurement shows good agreement between simulation and measurement. The study shows that the combination of PowerSI and Hspice is recommended for quick system-level DDR3 SI simulation.
文摘高速服务器主板主芯片到存储器的高速信号传输通过Double Data Rate(简称DDR)技术实现,传输高速信号的连接线简称为DDR阻抗线。因主芯片相对存储器位置能布设管脚的空间要小,从主芯片到存储器的DDR高速阻抗线呈扇出形状,主芯片位置的阻抗线线宽相对存储器位置要小,存在阻抗不连续问题。对靠近主芯片位置的DDR阻抗线增加规则的凸耳状走线可提升整段DDR阻抗不匹配问题。增加规则的凸耳走线的阻抗线又称Tabbed Routiing阻抗(简称TAB阻抗)。探究布设不同形状和不同尺寸的TAB设计来提升阻抗不连续问题,根据材料等级选择一种最佳的布线设计模式,对TAB阻抗设计及生产制作控制都有较大指导意义。
