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Viterbi Decoder ACS单元中路径度量值存储空间的优化
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作者 郭正伟 赵勇 《现代电子技术》 2007年第17期71-73,共3页
ACS单元的设计及路径度量(PM)值的存储是Viterbi Decoder硬件实现的重要部分之一。介绍了一种码率为1/2的硬判决Viterbi Decoder的ACS部分的硬件实现方法。采用了一种全新的设计与存储方式,即原位运算旋转地址的方式,极大地节省了在ACS... ACS单元的设计及路径度量(PM)值的存储是Viterbi Decoder硬件实现的重要部分之一。介绍了一种码率为1/2的硬判决Viterbi Decoder的ACS部分的硬件实现方法。采用了一种全新的设计与存储方式,即原位运算旋转地址的方式,极大地节省了在ACS运算过程中用以存储路径度量值的RAM空间,大量的实验证明,设计的译码器在资源消耗上有较大优势。 展开更多
关键词 卷积码 viterbi decodER ACS单元 路径度量 分支度量 幸存路径 回溯
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基于校正子的BCH(15,11)码最优软判决译码
2
作者 龚汉东 管明祥 《无线电通信技术》 北大核心 2025年第2期340-345,共6页
BCH(15,11)码是一种循环码,广泛应用于数字通信和存储系统中。针对该BCH码,设计了一种基于校正子的最优软判决译码算法。该算法在检测到硬判决向量中包含错误时,根据软判决向量和硬判决向量的校正子产生至多16个错误模式向量,每个错误... BCH(15,11)码是一种循环码,广泛应用于数字通信和存储系统中。针对该BCH码,设计了一种基于校正子的最优软判决译码算法。该算法在检测到硬判决向量中包含错误时,根据软判决向量和硬判决向量的校正子产生至多16个错误模式向量,每个错误模式向量与硬判决结果之和均为该BCH码的一个码字。对于给定的软判决向量,最优软判决译码结果对应的错误模式向量包含在上述错误模式向量中,并且与软判决向量具有最小相关值。在误比特率为10^(-3)时,所提算法相对于硬判决译码算法和次优软判决译码算法,分别获得了约1.2 dB和0.1 dB的增益。与该码已有的最优软判决译码算法相比,复杂度更低;与该码已有的次优软判决译码算法相比,在增加很少复杂度的条件下获得了性能提升。所提算法译码性能具有理论上的最优保证且易于实现,适合用于实际译码过程。 展开更多
关键词 BCH码 软判决译码 最优译码 校正子
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一种基于时空频多维特征的短时窗口脑电听觉注意解码网络
3
作者 王春丽 李金絮 +2 位作者 高玉鑫 王晨名 张珈豪 《电子与信息学报》 北大核心 2025年第3期814-824,共11页
在鸡尾酒会场景中,听力正常的人有能力选择性地注意特定的说话者语音,但听力障碍者在这种场景中面临困难。听觉注意力解码(AAD)的目的是通过分析听者的脑电信号(EEG)响应特征来推断听者关注的是哪个说话者。现有的AAD模型只考虑脑电信... 在鸡尾酒会场景中,听力正常的人有能力选择性地注意特定的说话者语音,但听力障碍者在这种场景中面临困难。听觉注意力解码(AAD)的目的是通过分析听者的脑电信号(EEG)响应特征来推断听者关注的是哪个说话者。现有的AAD模型只考虑脑电信号的时域或频域单个特征或二者的组合(如时频特征),而忽略了时-空-频域特征之间的互补性,这在一定程度上限制了模型的分类能力,进而影响了模型在决策窗口上的解码精度。同时,已有AAD模型大多在长时决策窗口(1~5 s)中有较高的解码精度。该文提出一种基于时-空-频多维特征的短时窗口脑电信号听觉注意解码网络(TSF-AADNet),用于提高短时决策窗口(0.1~1 s)的解码精度。该模型由两个并行的时空、频空特征提取分支以及特征融合和分类模块组成,其中,时空特征提取分支由时空卷积块和高阶特征交互模块组成,频空特征提取分支采用基于频空注意力的3维卷积模块(FSA-3DCNN),最后将双分支网络提取的时空和频空特征进行融合,得到最终的听觉注意力二分类解码结果。实验结果表明,TSF-AADNet模型在听觉注意检测数据集KULeuven(KUL)和听觉注意检测的脑电和音频数据集(DTU)的0.1 s决策窗口下,解码精度分别为91.8%和81.1%,与最新的AAD模型一种基于时频融合的双分支并行网络(DBPNet)相比,分别提高了5.40%和7.99%。TSF-AADNet作为一种新的短时决策窗口的AAD模型,可为听力障碍诊断以及神经导向助听器研发提供有效参考。 展开更多
关键词 脑电信号 听觉注意力解码 短时决策窗口 时空频特征 神经导向助听器
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基于FPGA的删除卷积码Viterbi软判决译码器的研究 被引量:4
4
作者 熊磊 姚冬苹 +1 位作者 谈振辉 牟丹 《北京交通大学学报》 EI CAS CSCD 北大核心 2004年第5期36-39,共4页
采用FPGA实现删除卷积码Viterbi软判决译码,与传统方式相比,提高了译码器的工作速度和可靠性,降低了功耗.在译码器的设计中,提出了'ACS全复用结构'和采用路径的相对量度取代绝对量度的方法,并得出了相对量度的上边界,从而有效... 采用FPGA实现删除卷积码Viterbi软判决译码,与传统方式相比,提高了译码器的工作速度和可靠性,降低了功耗.在译码器的设计中,提出了'ACS全复用结构'和采用路径的相对量度取代绝对量度的方法,并得出了相对量度的上边界,从而有效地降低译码器的复杂度,使得利用单片FPGA芯片实现删除卷积码Viterbi软判决译码成为现实.对各种软判决的距离度量的计算方法进行了分析比较,得出了采用'1范数'和相关值取代欧氏距离最为合适.仿真结果表明,所设计的译码器具有良好的性能,与理论边界值只有0.2~0.4dB的差距. 展开更多
关键词 FPGA 删除卷积码 viterbi译码器 软判决 现场可编程门阵列
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高速Viterbi译码器的FPGA实现 被引量:7
5
作者 张健 刘小林 +1 位作者 匡镜明 王华 《电讯技术》 2006年第3期37-41,共5页
提出了一种高速V iterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90 Mbps。译码器... 提出了一种高速V iterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90 Mbps。译码器的性能仿真和FPGA实现验证了该方案的可行性。 展开更多
关键词 卷积码 FPGA viterbi译码器
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K=9卷积码的Viterbi译码算法及其FPGA实现 被引量:8
6
作者 胡爱群 庞康 苏杰 《应用科学学报》 CAS CSCD 1998年第2期149-156,共8页
探讨了CDMA数字移动通信中的差错控制问题,研究用约束度K=9的卷积编码和最大似然Viterbi译码的差错控制方案.在Viterbi译码算法中,提出了原位运算度量、保存路径转移过程和循环存取幸存路径等方法,能有效地减... 探讨了CDMA数字移动通信中的差错控制问题,研究用约束度K=9的卷积编码和最大似然Viterbi译码的差错控制方案.在Viterbi译码算法中,提出了原位运算度量、保存路径转移过程和循环存取幸存路径等方法,能有效地减少存储量、降低功耗,使得K=9的Viterbi译码算法可在以单片XC4010FPGA为主的器件上实现,其性能指标符合CD-MA数字移动通信IS95标准要求.文中给出了实测的算法性能,讨论了FPGA具体实现问题. 展开更多
关键词 数字移动通信 viterbi译译 FPGA实现 卷积码
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Viterbi译码器回溯算法实现研究 被引量:6
7
作者 王建新 于贵智 《电子与信息学报》 EI CSCD 北大核心 2007年第2期278-282,共5页
该文介绍了两种Viterbi译码器回溯译码算法,通过对这两种算法硬件实现结构上的优化,给出了这两种算法的FPGA实现方法,比较了两种实现方法的优缺点。最后将其应用在实际的Viterbi译码器设计上,验证了算法实现的正确性。
关键词 viterbi译码 回溯算法 FPGA
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高速Viterbi译码器的VLSI设计与实现 被引量:2
8
作者 李庆 邓运松 +1 位作者 曾晓洋 顾叶华 《计算机研究与发展》 EI CSCD 北大核心 2007年第12期2143-2148,共6页
在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞... 在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV. 展开更多
关键词 维特比译码器 加比选 高速 回溯 HDTV
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(2,1,7)卷积码Viterbi译码器FPGA实现方案 被引量:5
9
作者 韩可 邓中亮 施乐宁 《现代电子技术》 2007年第15期90-92,96,共4页
移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以... 移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果。利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗。 展开更多
关键词 viterbi译码 FPGA 卷积码 寄存器交换 回溯
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QAM中基于LLR的软输出Viterbi译码器的实现 被引量:3
10
作者 张浩 冯贤光 +2 位作者 叶梧 冯穗力 徐兴 《科学技术与工程》 2005年第14期944-949,共6页
QAM调制技术作为有吸引力的调制技术被广泛应用。将QAM信号解映射成相应的比特量有其特殊性,特别是如何表示此映射的似然度,而这在软输出Viterbi译码中是必须的。介绍了在LLR准则下的QAM信号的解映射方法,并将其推广到BPSK和QPSK信号的... QAM调制技术作为有吸引力的调制技术被广泛应用。将QAM信号解映射成相应的比特量有其特殊性,特别是如何表示此映射的似然度,而这在软输出Viterbi译码中是必须的。介绍了在LLR准则下的QAM信号的解映射方法,并将其推广到BPSK和QPSK信号的解映射。同时根据LLR准则的特点给出了一种分支度量算法,最后给出相应Viterbi译码器算法的FPGA实现。 展开更多
关键词 QAM viterbi译码算法 LLR 解映射
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现场可编程门阵列参数化多标准高吞吐率基4Viterbi译码器 被引量:2
11
作者 夏飞 聂晶 +1 位作者 李荣春 王文涛 《国防科技大学学报》 EI CAS CSCD 北大核心 2016年第1期86-92,共7页
为了同时达到高性能和灵活性的目标,提出一种基于现场可编程门阵列的参数化多标准自适应基4 Viterbi译码器。译码器采用3~9可变约束长度,1/2、1/3可变码率,支持任意截断长度的纠错译码,并采用码字无符号量化、加比选单元设计优化和归一... 为了同时达到高性能和灵活性的目标,提出一种基于现场可编程门阵列的参数化多标准自适应基4 Viterbi译码器。译码器采用3~9可变约束长度,1/2、1/3可变码率,支持任意截断长度的纠错译码,并采用码字无符号量化、加比选单元设计优化和归一化判断逻辑分离策略优化关键路径设计,提高译码器工作频率。实验结果表明,该译码器能根据用户设定的参数改变结构,在多种通信标准之间实现动态切换;性能达到了541 Mbps,明显优于相关工作;对GPRS,Wi MAX,LTE,CDMA,3G等通信标准都取得了良好的误码性能,可满足多种通信标准的译码需求。 展开更多
关键词 现场可编程门阵列 viterbi译码器 参数化 多标准 基4
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Viterbi译码器VLSI设计中幸存路径存储管理的新方法 被引量:4
12
作者 韩雁 石教英 《电子学报》 EI CAS CSCD 北大核心 1996年第2期124-127,共4页
Viterbi译码器中幸存路径存储管理一直沿袭两种传统方法─寄存器交换法与回索法。寄存器交换法内连线机制过于复杂,不利用大状态数译码器的硬件实现;回索法需采用大量额外存储单元作为缓冲,译码延迟亦较大。本文提出了一种幸... Viterbi译码器中幸存路径存储管理一直沿袭两种传统方法─寄存器交换法与回索法。寄存器交换法内连线机制过于复杂,不利用大状态数译码器的硬件实现;回索法需采用大量额外存储单元作为缓冲,译码延迟亦较大。本文提出了一种幸存路径存储管理的新方法─寄存器/三态门回索法,结合了以上两种传统方法的优点,克服了它们的不足,极适合于Viterbi译码器的VLSI实现。 展开更多
关键词 viterbi译码器 幸存路径存储 VLSI 集成电路
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一种寄存器回索型 Viterbi 译码器的 VLSI 设计 被引量:3
13
作者 韩雁 王匡 《浙江大学学报(自然科学版)》 EI CSCD 1997年第4期539-546,共8页
幸存路径存储电路SMU是Viterbi译码器硬件实现的三大组成部分之一.本文提出的VLSI实现方法不同于传统的寄存器交换法与回索法.它利用带有清零端的D触发器作为幸存路径的存储单元,利用篱笆图上的状态转移关系及卷积码... 幸存路径存储电路SMU是Viterbi译码器硬件实现的三大组成部分之一.本文提出的VLSI实现方法不同于传统的寄存器交换法与回索法.它利用带有清零端的D触发器作为幸存路径的存储单元,利用篱笆图上的状态转移关系及卷积码的合并特性,在少量组合逻辑门——“与非”门的参与下,回索出最大似然路径,进而获得译码结果.我们称这种方法为寄存器回索法.这种方法连线简单、规则,无需缓冲存储单元,译码延时小.因此适于VLSI的实现. 展开更多
关键词 寄存器 viterbi译码器 VLSI 设计 回索型
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基于FPGA的卷积码Viterbi译码器实现方法 被引量:2
14
作者 李明阳 柏鹏 +1 位作者 屈鹏 张毓桐 《科学技术与工程》 北大核心 2013年第18期5371-5375,共5页
基于状态机设计了FPGA平台的卷积码Viterbi译码器。分析了该卷积码的格型图。利用其状态转移矩阵特点对Viterbi译码算法进行了简化。将译码器核心工作过程分为计算、比较、输出三个状态,通过计数器控制状态的转换。针对加法器不同的复... 基于状态机设计了FPGA平台的卷积码Viterbi译码器。分析了该卷积码的格型图。利用其状态转移矩阵特点对Viterbi译码算法进行了简化。将译码器核心工作过程分为计算、比较、输出三个状态,通过计数器控制状态的转换。针对加法器不同的复用方法提出三种结构的译码器,并对不同结构的资源消耗情况进行了分析比较,这三种结构为实现更灵活的设计提供了选择依据。最后利用Modelsim软件对其进行了仿真,时序和译码结果和预期一致,证明该译码器的有效性。 展开更多
关键词 卷积码 网格图 viterbi译码器 状态机
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一种Viterbi译码算法的改进 被引量:1
15
作者 李宗伯 张普珩 +2 位作者 张波涛 胡文敏 刘衡竹 《北京交通大学学报》 CAS CSCD 北大核心 2008年第6期69-72,77,共5页
提出了一种用寄存器交换法实现Viterbi译码的完整方案.采用一系列如截短法、用等效的思想简化启动过程、加比选计算并行化等方法,进一步改进了Viterbi译码算法的性能.使软判决位数、交织深度等参数在FPGA模拟时均可配置,并用Verilog硬... 提出了一种用寄存器交换法实现Viterbi译码的完整方案.采用一系列如截短法、用等效的思想简化启动过程、加比选计算并行化等方法,进一步改进了Viterbi译码算法的性能.使软判决位数、交织深度等参数在FPGA模拟时均可配置,并用Verilog硬件描述语言具体实现.基于Virtex5芯片进行综合,最大输出频率可达近200Mbps.利用Modelsim6.0和Haps-54开发板分别做了仿真和FPGA实验,同时搭建真实环境,进行BER性能测试,发现自研的IPCore在信噪比高于5.0时,优于Altera公司的同类产品和CDM-600,更适于深空卫星通信. 展开更多
关键词 无线通信 可配置 维特比译码 寄存器交换法
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一种带有错误抑制机制的低复杂度Turbo乘积码译码器
16
作者 巩克现 闫瑾 +1 位作者 刘宏华 王玮 《电讯技术》 北大核心 2025年第1期74-80,共7页
针对Turbo乘积码(Turbo Product Code,TPC)迭代译码过程中的错误传播问题,设计了一种极低复杂度的错误抑制机制,对错误定位精准且简单高效,可有效降低迭代初期的不可靠外信息对误码率(Bit Error Rate,BER)性能的负面影响。所提译码算法... 针对Turbo乘积码(Turbo Product Code,TPC)迭代译码过程中的错误传播问题,设计了一种极低复杂度的错误抑制机制,对错误定位精准且简单高效,可有效降低迭代初期的不可靠外信息对误码率(Bit Error Rate,BER)性能的负面影响。所提译码算法的迭代收敛速度较经典的Chase算法优势明显,在第3次迭代时,其误码率曲线基本和Chase算法4次迭代的性能持平,在同等性能下可降低25%译码时延。同时,在现场可编程门阵列(Field Programmable Gate Array,FPGA)中设计了一种软输入软输出(Soft-Input Soft-Output,SISO)译码器,通过将测试序列生成模块与校验子计算模块、欧氏距离计算模块并行化设计获得了较低的译码时延,利用递归运算极大降低了算术复杂度,在与Xilinx官方的TPC译码IP核吞吐量相当的情况下消耗更少的硬件资源。 展开更多
关键词 TURBO乘积码 软判决译码 低复杂度 低时延
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LTE系统的Viterbi译码算法仿真及DSP实现 被引量:3
17
作者 罗友宝 李小文 《光通信研究》 北大核心 2010年第3期67-70,共4页
文章基于长期演进(LTE)系统的咬尾卷积码,通过对多种Viterbi译码算法的仿真比较,为时分长期演进(TD-LTE)测试系统选择了一种最优的Viterbi译码算法,并在TMS320C64x数字信号处理器(DSP)中实现了这种算法。提出了一些具体的软件优化策略... 文章基于长期演进(LTE)系统的咬尾卷积码,通过对多种Viterbi译码算法的仿真比较,为时分长期演进(TD-LTE)测试系统选择了一种最优的Viterbi译码算法,并在TMS320C64x数字信号处理器(DSP)中实现了这种算法。提出了一些具体的软件优化策略和技巧,对加比选蝶形运算进行了大量简化。通过译码程序在CCS3.3中的运行结果,验证了该算法及优化策略和技巧的可行性和有效性。 展开更多
关键词 长期演进 viterbi译码 软判决 数字信号处理器实现
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一种应用于LTE系统的Viterbi译码算法 被引量:2
18
作者 李小文 罗友宝 《电信科学》 北大核心 2010年第7期99-103,共5页
LTE(long term evolution,长期演进)系统中采用了咬尾卷积码和Turbo码来实现前向纠错,Viterbi译码是卷积码的一种杰出的译码算法,它是一种最大似然译码方法。本文基于LTE系统中的咬尾卷积码,详细分析了几种较成熟的Viterbi译码算法,并... LTE(long term evolution,长期演进)系统中采用了咬尾卷积码和Turbo码来实现前向纠错,Viterbi译码是卷积码的一种杰出的译码算法,它是一种最大似然译码方法。本文基于LTE系统中的咬尾卷积码,详细分析了几种较成熟的Viterbi译码算法,并综合现有算法,提出了一种改进算法,减小了译码计算的复杂度。仿真结果表明,改进算法在降低译码计算复杂度的同时还降低了译码误比特率,因此非常适合LTE系统的译码要求。 展开更多
关键词 长期演进 前向纠错 咬尾卷积码 viterbi译码
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一种M-FSK信号的能量度量Viterbi软译码算法性能分析 被引量:2
19
作者 董彬虹 唐鹏 +1 位作者 杜洋 赵岩 《电子与信息学报》 EI CSCD 北大核心 2015年第8期1920-1925,共6页
Viterbi译码算法广泛应用于无线数字通信系统,一般采用比特对数似然信息(LLR)作为译码器的输入。针对M-FSK信号,该文提出一种采用信号解调得到的M维能量信息,直接作为译码器分支度量值,并给出了相应的Viterbi译码算法。在加性高斯白噪声... Viterbi译码算法广泛应用于无线数字通信系统,一般采用比特对数似然信息(LLR)作为译码器的输入。针对M-FSK信号,该文提出一种采用信号解调得到的M维能量信息,直接作为译码器分支度量值,并给出了相应的Viterbi译码算法。在加性高斯白噪声(AWGN)和瑞利(Rayleigh)衰落信道下对所提算法的BER性能进行了理论推导,得到了闭合表达式。通过仿真验证了理论推导的正确性,与常规Viterbi算法相比,所提算法避免了比特LLR和分支度量值的计算,降低了算法复杂度和减少了信息损失,提高了M-FSK信号软解调Viterbi译码算法的BER性能,是一种更适用于工程实现的M-FSK信号的Viterbi译码算法。 展开更多
关键词 viterbi译码 比特对数似然信息 能量度量 多元频移键控 误比特率
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基于DSP的Viterbi译码器 被引量:1
20
作者 方向前 魏平俊 《半导体技术》 CAS CSCD 北大核心 2005年第6期73-75,共3页
研究了数字信号处理(DSP)在移动通信中的应用,主要是Viterbi信道译码算法(VA)的DSP实现,在研究Viterbi译码算法原理的理论基础上,重点研究了DSP实现方法。
关键词 移动通信 DSP TMS320C54X芯片 viterbi译码
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