介绍用于光纤通信的速率为2.5 G b/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘...介绍用于光纤通信的速率为2.5 G b/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘法器采用了按组优化设计方法,与直接实现方法相比,复杂度降低了45%。该RS译码器已用FPGA进行了功能验证,并用TSM C 0.18μm CM O S工艺实现,Synopsys综合后的仿真结果表明译码器电路时钟工作频率达到了330 MH z。展开更多
本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后...本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方(Least Mean Square,LMS)算法电路控制DFE系数的自适应.电路采用IBM 0.13μm Bi CMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm^2,在3.3V的电源电压下,功耗为624m W.展开更多
文摘介绍用于光纤通信的速率为2.5 G b/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘法器采用了按组优化设计方法,与直接实现方法相比,复杂度降低了45%。该RS译码器已用FPGA进行了功能验证,并用TSM C 0.18μm CM O S工艺实现,Synopsys综合后的仿真结果表明译码器电路时钟工作频率达到了330 MH z。
文摘本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方(Least Mean Square,LMS)算法电路控制DFE系数的自适应.电路采用IBM 0.13μm Bi CMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm^2,在3.3V的电源电压下,功耗为624m W.
