空间混合辐射环境器件单粒子在轨错误率预估及不确定度分析方法 被引量：1

1

作者 张付强 张峥 +5 位作者 肖舒颜 龚毅豪 韩金华 陈启明 曾传滨 郭刚 《原子能科学技术》 EI CAS CSCD 北大核心 2024年第4期945-951,共7页

针对空间混合辐射对器件单粒子在轨错误率的影响,基于典型静态随机存储器利用中国原子能科学研究院HI-13串列加速器以及钴源总剂量模拟辐照试验装置开展协合效应研究,发展了一种器件在混合辐射环境下的单粒子在轨错误率计算方法。并利... 针对空间混合辐射对器件单粒子在轨错误率的影响,基于典型静态随机存储器利用中国原子能科学研究院HI-13串列加速器以及钴源总剂量模拟辐照试验装置开展协合效应研究,发展了一种器件在混合辐射环境下的单粒子在轨错误率计算方法。并利用该方法计算了协合效应影响下的航天器典型任务周期器件的在轨错误率,同时分析了器件在轨错误率计算中的不确定度来源并计算了在轨错误率不确定度。结果表明,对于该类型器件,空间混合辐射场导致的协合效应将降低器件单粒子在轨错误率。 展开更多

关键词 单粒子在轨错误率 协合效应 不确定度分析 混合辐射

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传输线脉冲发生器电压探测中振荡问题的研究 被引量：1

2

作者 曾传滨 李晶 +2 位作者 王显泰 海潮和 韩郑生 《半导体技术》 CAS CSCD 北大核心 2009年第4期365-369,共5页

对传输线脉冲发生器电压探测中的振荡问题进行了研究。通过减小电压探头的寄生电感克服了振铃问题,通过缩短电压探头和待测器件之间的传输段传输线长度降低了探头处实际承受的上冲电压,从而有效地抑制了传输线脉冲发生器电压探测中的振... 对传输线脉冲发生器电压探测中的振荡问题进行了研究。通过减小电压探头的寄生电感克服了振铃问题,通过缩短电压探头和待测器件之间的传输段传输线长度降低了探头处实际承受的上冲电压,从而有效地抑制了传输线脉冲发生器电压探测中的振荡问题,提高了测试的准确性,并在国内率先制造出了波形质量达到国际先进水平的传输线脉冲发生器。 展开更多

关键词 静电放电 传输线脉冲发生器 振铃 上冲 电压探测 电压波形

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采用容性封装技术提高ESD防护性能研究

3

作者 曾传滨 海潮和 +2 位作者 李晶 李多力 韩郑生 《半导体技术》 CAS CSCD 北大核心 2009年第9期876-880,共5页

提出了一种通过在电源线与地线之间加入外部电容以吸收ESD脉冲的新型集成电路ESD保护方法。分析了这种方法在提高产品ESD防护性能方面的可行性,并用TLP设备测量出了一0.1μF电容在吸收4A TLP ESD电流脉冲时电容两端电压随时间的变化曲... 提出了一种通过在电源线与地线之间加入外部电容以吸收ESD脉冲的新型集成电路ESD保护方法。分析了这种方法在提高产品ESD防护性能方面的可行性,并用TLP设备测量出了一0.1μF电容在吸收4A TLP ESD电流脉冲时电容两端电压随时间的变化曲线以及不同电容值电容吸收4A TLP ESD电流脉冲后的电压随电容变化曲线,理论分析及测试结果均表明这种ESD防护方法能在集成电路承受6000V HBM ESD脉冲时将VDD与GND之间的电压降钳位在0.5V以下。通过将此ESD防护方法应用在SOI微处理器产品和SOI静态随机存储器产品上,成功地将这两款产品的ESD防护能力从1000V提高到了3000V以上,验证了这种容性封装技术在ESD防护方面的优良性能。 展开更多

关键词 静电放电 电容 封装 传输线脉冲发生器 钳位电路 集成电路

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栅极触发PDSOI CMOS闩锁效应研究

4

作者 曾传滨 海潮和 +1 位作者 李多力 韩郑生 《半导体技术》 CAS CSCD 北大核心 2009年第11期1135-1139,共5页

测试了不同静态栅极触发电压(输入电压)下诱发CMOS闩锁效应需要的电源电压和输出电压(即将闩锁时的输出电压),发现静态栅极触发CMOS闩锁效应存在触发电流限制和维持电压限制两种闩锁触发限制模式,并且此栅极触发电压-输出电压曲线是动... 测试了不同静态栅极触发电压(输入电压)下诱发CMOS闩锁效应需要的电源电压和输出电压(即将闩锁时的输出电压),发现静态栅极触发CMOS闩锁效应存在触发电流限制和维持电压限制两种闩锁触发限制模式,并且此栅极触发电压-输出电压曲线是动态栅极触发CMOS闩锁效应敏感区域与非敏感区域的分界线。通过改变输出端负载电容,测试出了不同电源电压下CMOS闩锁效应需要的栅极触发电压临界下降沿,并拟合出了0 pF负载电容时的临界下降沿,最终得出了PDSOI CMOS电路存在的CMOS闩锁效应很难通过电学方法测试出来的结论。 展开更多

关键词 金属氧化物半导体 绝缘体上硅 闩锁 敏感区域 栅极触发 临界下降沿

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瞬时剂量率效应激光模拟测试技术 被引量：2

5

作者 倪涛 杜川华 +5 位作者 曾传滨 高林春 王娟娟 高见头 赵发展 罗家俊 《太赫兹科学与电子信息学报》 北大核心 2020年第6期1157-1161,共5页

瞬时剂量率辐射效应模拟测试存在着试验资源有限、环境电磁干扰强、重复性不高等不利因素。本文开发了瞬时剂量率效应脉冲激光模拟测试技术,以1064 nm激光构建完整精细的剂量率效应地面模拟测试系统。利用此系统开展了不同工艺节点、不... 瞬时剂量率辐射效应模拟测试存在着试验资源有限、环境电磁干扰强、重复性不高等不利因素。本文开发了瞬时剂量率效应脉冲激光模拟测试技术,以1064 nm激光构建完整精细的剂量率效应地面模拟测试系统。利用此系统开展了不同工艺节点、不同沟道类型、不同衬底形式的瞬时剂量率效应实验研究。仿真实验结果表明相同条件下,体硅器件光电流比绝缘衬底上的硅(SOI)器件大10倍以上,光电流受源漏电压影响也大于SOI器件。 展开更多

关键词 剂量率效应 激光模拟 体硅器件 SOI器件

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H型栅SOIMOS作为静电保护器件的维持电压的研究(英文)

6

作者 姜一波 曾传滨 +1 位作者 罗家俊 韩郑生 《固体电子学研究与进展》 CAS CSCD 北大核心 2013年第2期108-111,共4页

对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电... 对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电阻与维持电压之间的关系。 展开更多

关键词 绝缘体上硅 静电保护 维持电压

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DCIV技术表征MOS/SOI界面陷阱能级密度分布 被引量：3

7

作者 赵洪利 曾传滨 +3 位作者 刘魁勇 刘刚 罗家俊 韩郑生 《半导体技术》 CAS CSCD 北大核心 2015年第1期63-67,共5页

基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函... 基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函数与求出的每个Neff值作最小二乘拟合,将拟合参数代入界面陷阱能级密度(DIT)函数式,作出DIT的本征分布图。分别对部分耗尽的n MOS/SOI和p MOS/SOI器件进行测试,得到了预期的界面复合电流曲线,并给出了器件界面陷阱能级密度的U型分布图。结果表明,两种器件在禁带中央附近的陷阱能级密度量级均为109cm-2·e V-1,而远离禁带中央的陷阱能级密度量级为1011cm-2·e V-1。 展开更多

关键词 直流电流电压(DCIV) 金属氧化物半导体/绝缘体上硅(MOS/SOI) 有效界面陷阱面密度 最小二乘拟合 U型分布

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一种用于智能高边功率IC的负载开路检测电路 被引量：5

8

作者 张小琴 蔡小五 +4 位作者 曾传滨 闫薇薇 赵海涛 刘海南 罗家俊 《微电子学与计算机》 北大核心 2020年第12期17-21,共5页

基于BCD工艺,设计了一种用于智能高边功率开关的新型开态负载开路检测电路.采用双重判决电路,解决了传统检测方法所带来的额外电压降和小电流检测误差太大的问题,提高了负载开路检测的精度和可靠性,且能实现1 mA^10 mA的低阈值电流检测.... 基于BCD工艺,设计了一种用于智能高边功率开关的新型开态负载开路检测电路.采用双重判决电路,解决了传统检测方法所带来的额外电压降和小电流检测误差太大的问题,提高了负载开路检测的精度和可靠性,且能实现1 mA^10 mA的低阈值电流检测.Cadence Spectre仿真表明,在开路检测阈值电流为3 mA的情况下,检测精度达98%;在电源电压为24 V的情况下,电荷泵输出电压为27.67 V,充电时间为16.89μs,放电时间为20.3μs,此智能高边功率电路开关时间远远小于英飞凌同类型产品100μs左右的开关时间. 展开更多

关键词 智能功率集成电路 驱动电路 电平移位 开路检测

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提高集成电路ESD防护能力的仿真方法 被引量：2

9

作者 李松 曾传滨 +1 位作者 罗家俊 韩郑生 《半导体技术》 CAS CSCD 北大核心 2013年第10期776-780,共5页

为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩问题,提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD)防护能力的仿真方法,用于评估和控制ESD电流通路上的寄生电阻,辅助ESD防护设计,预估器件静电防... 为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩问题,提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD)防护能力的仿真方法,用于评估和控制ESD电流通路上的寄生电阻,辅助ESD防护设计,预估器件静电防护等级。详细介绍了仿真方法的原理和流程,以0.18μm SOI CMOS工艺制造的静态随机存储器电路为仿真和实验对象,应用此仿真方法,统计寄生电阻值,优化ESD防护设计,并进行ESD测试,记录未优化样品和优化样品的失效电压。通过对比寄生电阻和失效电压,证明降低寄生电阻可获得更好的ESD防护性能,而且器件失效电压和关键寄生电阻值R Vdd之间存在近似线性反比关系。 展开更多

关键词 全芯片静电放电防护设计 静电放电防护空间 寄生电阻 版图设计 静电放电测 试

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28nm超薄体FD-SOI高温输出电流特性研究 被引量：4

10

作者 张颢译 曾传滨 +6 位作者 李晓静 闫薇薇 倪涛 高林春 罗家俊 赵发展 韩郑生 《微电子学与计算机》 2021年第12期75-79,共5页

针对高温引起MOSFET(金属氧化物半导体场效应晶体管)器件饱和输出电流值发生退化的问题,开展了对SOI(绝缘体上硅)工艺器件的高温特性分析.结果表明FDSOI的饱和输出电流随温度变化值ΔI/I=1.9%,远小于PDSOI的ΔI/I=24.1%.其原因是超薄体... 针对高温引起MOSFET(金属氧化物半导体场效应晶体管)器件饱和输出电流值发生退化的问题,开展了对SOI(绝缘体上硅)工艺器件的高温特性分析.结果表明FDSOI的饱和输出电流随温度变化值ΔI/I=1.9%,远小于PDSOI的ΔI/I=24.1%.其原因是超薄体FD(全耗尽)SOI的结构优势使其和PD(部分耗尽)SOI相比拥有更,低的阈值电压温度漂移率和更小的载流子迁移率改变量. 展开更多

关键词 高温器件 超薄体FDSOI 输出电流 载流子迁移率

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一种基于标准CMOS工艺实现的锁相环电路 被引量：3

11

作者 鲍进华 吕荫学 +3 位作者 李博 曾传滨 毕津顺 罗家俊 《电子设计工程》 2016年第2期90-92,95,共4页

基于3.3 V 0.35μm TSMC 2P4M CMOS工艺,设计并实现了一款高速锁相环电路。该电路的压控振荡器(VCO)采用环形结构,由电压-电流转换电路和差分延时环路组成,保证频率范围的同时也兼顾面积和相位噪声,版图面积只有0.03 mm^2。测试结果显示... 基于3.3 V 0.35μm TSMC 2P4M CMOS工艺,设计并实现了一款高速锁相环电路。该电路的压控振荡器(VCO)采用环形结构,由电压-电流转换电路和差分延时环路组成,保证频率范围的同时也兼顾面积和相位噪声,版图面积只有0.03 mm^2。测试结果显示,VCO输出频率范围为387.2~851.2 MHz。锁相环分频比为32,当输入信号为15 MHz时,VCO输出信号频率为480 MHz,其8分频输出信号在频偏1 MHz处的相位噪声为-118 d Bc/Hz,时间间隔误差(Time Interval Error,TIE)抖动的均方根值为25.27 ps。 展开更多

关键词 锁相环 压控振荡器 相位噪声 抖动

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DCIV技术提取SOI器件前栅界面与背界面态密度 被引量：1

12

作者 赵洪利 高林春 +3 位作者 曾传滨 刘魁勇 罗家俊 韩郑生 《微电子学与计算机》 CSCD 北大核心 2015年第6期82-84,89,共4页

直流电流电压(DCIV)方法不仅可以提取SOI器件前栅沟道界面态密度,也可应用于背界面态密度的提取.给出了具体的测试步骤与方法,以0.13μm SOI工艺制造的NMOS器件为测试对象,对前栅界面与背界面分别进行了测试.基于DCIV理论,将实验得到的... 直流电流电压(DCIV)方法不仅可以提取SOI器件前栅沟道界面态密度,也可应用于背界面态密度的提取.给出了具体的测试步骤与方法,以0.13μm SOI工艺制造的NMOS器件为测试对象,对前栅界面与背界面分别进行了测试.基于DCIV理论,将实验得到的界面复合电流值与理论公式做最小二乘拟合,不仅获得了各界面态密度,也得到界面态密度所在的等效能级.结果表明,采用了智能剥离技术制备的SOI NMOS器件背界面态密度量级为1010cm-2,前栅界面的态密度小于背界面的,量级为109cm-2,并给出了两界面态面密度所在的等效能级. 展开更多

关键词 DCIV方法 SOI NMOS器件 前栅界面与背界面 界面态面密度 等效能级

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用于ESD防护的PDSOI NMOS器件高温特性 被引量：1

13

作者 王加鑫 李晓静 +4 位作者 赵发展 曾传滨 李博 韩郑生 罗家俊 《半导体技术》 CAS 北大核心 2021年第3期210-215,共6页

研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ES... 研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。 展开更多

关键词 静电放电(ESD) 绝缘体上硅(SOI) NMOSFET 高温 传输线脉冲(TLP)

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SOI MOSFET自加热效应测试方法 被引量：1

14

作者 王娟娟 曾传滨 +4 位作者 李江江 倪涛 李晓静 李多力 罗家俊 《半导体技术》 CAS 北大核心 2021年第2期164-168,共5页

为研究自加热效应对绝缘体上硅(SOI)MOSFET漏电流的影响,开发了一种可同时探测20 ns时瞬态漏源电流-漏源电压(Ids-Vds)特性和80μs时直流静态Ids-Vds特性的超快脉冲I-V测试方法。将被测器件栅漏短接、源体短接后串联接入超快脉冲测试系... 为研究自加热效应对绝缘体上硅(SOI)MOSFET漏电流的影响,开发了一种可同时探测20 ns时瞬态漏源电流-漏源电压(Ids-Vds)特性和80μs时直流静态Ids-Vds特性的超快脉冲I-V测试方法。将被测器件栅漏短接、源体短接后串联接入超快脉冲测试系统,根据示波器在源端采集的电压脉冲的幅值计算漏电流受自加热影响的动态变化过程。选取体硅NMOSFET和SOI NMOSFET进行验证测试,并对被测器件的温度分布进行仿真,证实该方法用于自加热效应的测试是准确有效的,能为建立准确的器件模型提供数据支撑。采用该方法对2μm SOI工艺不同宽长比的NMOSFET进行测试,结果表明栅宽相同的器件,栅长越短,自加热现象越明显。 展开更多

关键词 超快脉冲测试方法 自加热效应 绝缘体上硅(SOI) MOSFET 温度分布

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部分耗尽SOI MOSFET NBTI效应研究 被引量：1

15

作者 王成成 周龙达 +6 位作者 蒲石 王芳 杨红 曾传滨 韩郑生 罗家俊 卜建辉 《航空科学技术》 2020年第1期76-80,共5页

NBTI效应严重影响了器件的高温可靠性,本文对基于1.2μm工艺的PDSOI器件进行了NBTI效应研究。通过加速应力试验得到了NBTI效应对PDSOI器件阈值电压漂移的影响,其主要影响因素有应力时间、温度和栅偏压。试验中通过Vg模型对PDSOI器件进行... NBTI效应严重影响了器件的高温可靠性,本文对基于1.2μm工艺的PDSOI器件进行了NBTI效应研究。通过加速应力试验得到了NBTI效应对PDSOI器件阈值电压漂移的影响,其主要影响因素有应力时间、温度和栅偏压。试验中通过Vg模型对PDSOI器件进行了NBTI效应寿命预测,实现了对自有1.2μm工艺PDSOI器件的高温可靠性评价。 展开更多

关键词 负偏压温度不稳定性 PDSOI 快速测试方法 阈值电压 寿命预测 可靠性

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锁相环敏感模块的单粒子效应与设计加固

16

作者 鲍进华 李博 +4 位作者 曾传滨 高林春 毕津顺 刘海南 罗家俊 《半导体技术》 CAS CSCD 北大核心 2015年第7期547-553,共7页

应用于航天工程的锁相环（PLL）电路遭受太空高能粒子轰击时会发生单粒子效应（SEE）,引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器（PFD）和分频器（DIV）模块的单粒子效应导致失锁的机理,运用改进的双互锁结构（DICE）的锁... 应用于航天工程的锁相环（PLL）电路遭受太空高能粒子轰击时会发生单粒子效应（SEE）,引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器（PFD）和分频器（DIV）模块的单粒子效应导致失锁的机理,运用改进的双互锁结构（DICE）的锁存器和冗余触发器电路分别对其进行设计加固（RHBD）,基于0.35μm CMOS工艺设计了加固的锁相环电路。仿真结果表明,加固PLL可以对输入20-40 MHz的信号完成锁定并稳定输出320-640 MHz的时钟信号。在250 f C能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80%。 展开更多

关键词 锁相环(PLL) 鉴频鉴相器(PFD) 分频器(DIV) 单粒子效应(SEE) 设计加固(RHBD)

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DCIV技术提取辐照前后PDSOI器件背栅界面态密度

17

作者 王芳芳 曾传滨 +3 位作者 李晓静 高林春 罗家俊 韩郑生 《微电子学与计算机》 CSCD 北大核心 2018年第7期92-96,共5页

直流电流电压(DCIV)技术受应用于智能剥离技术制造的PDSOI中硅/二氧化硅界面质量的研究.本文通过将样品进行钴60伽马射线辐照,用以监测PDSOI器件背沟道界面在总剂量辐照前后的变化情况.本文给出了完整的测试原理、实验流程和结果分析,... 直流电流电压(DCIV)技术受应用于智能剥离技术制造的PDSOI中硅/二氧化硅界面质量的研究.本文通过将样品进行钴60伽马射线辐照,用以监测PDSOI器件背沟道界面在总剂量辐照前后的变化情况.本文给出了完整的测试原理、实验流程和结果分析,不仅提取了辐照前后PDSOI器件的背界面陷阱密度以及它所在的等效能级,而且得到了界面陷阱能级密度在硅禁带中随能级变化的U型分布图(以禁带中央附近为主),为后续PDSOI器件的抗辐照加固提供了参考. 展开更多

关键词 直流电流电压方法 PDSOI器件 总剂量效应 背沟道 界面态 钴60伽马射线

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90nm SOI nMOSFET自加热效应研究

18

作者 王娟娟 李江江 +4 位作者 曾传滨 李逸帆 倪涛 罗家俊 赵发展 《半导体技术》 CAS 北大核心 2022年第5期369-372,380,共5页

应用超快脉冲I-V测试系统对不同宽长比的90 nm绝缘体上硅(SOI)nMOSFET的自加热效应展开研究,根据瞬态和稳态漏源电流-漏源电压(I_(ds)-V_(ds))特性的对比结果,分析器件受自加热影响的程度。测试结果显示,宽长比为10μm/0.09μm的器件在... 应用超快脉冲I-V测试系统对不同宽长比的90 nm绝缘体上硅(SOI)nMOSFET的自加热效应展开研究,根据瞬态和稳态漏源电流-漏源电压(I_(ds)-V_(ds))特性的对比结果,分析器件受自加热影响的程度。测试结果显示,宽长比为10μm/0.09μm的器件在漏源电压为1.3 V左右时才出现稳态漏源电流比瞬态值明显降低的现象,两者之差随着漏源电压的增加而增加。当漏源电压增至工作电压1.5 V时,瞬态漏源电流比稳态值高3.59%。在栅长相同的条件下,栅宽越短,自加热现象越不明显。进而发现接触孔和金属互连线是器件在测试时快速散热的关键路径,并通过温度分布的仿真结果加以证实。改变器件的环境温度,根据温度与瞬态漏源电流的测试结果计算得到宽长比为10μm/0.09μm的器件在室温条件下的沟道温升为33 K。 展开更多

关键词 绝缘体上硅(SOI) NMOSFET 自加热效应 接触孔 金属互连线

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氮等离子体处理的抑制用于改善钨填充（英文）

19

作者 张念华 万先进 +11 位作者 李远 许爱春 潘杰 左明光 胡凯 詹侃 宋锐 毛格 彭浩 李晓静 闫薇薇 曾传滨 《微纳电子技术》 北大核心 2019年第11期925-932,938,共9页

在体钨生长过程中使用原位氮等离子体处理成功实现了无孔洞钨填充。通过氮等离子体处理,钨转化成了氮化钨,其作为抑制剂引起结构顶部钨薄膜的生长延迟。因此,消除了结构顶部薄膜封口,并且实现了无孔洞的钨薄膜生长。使用扫描电子显微镜(... 在体钨生长过程中使用原位氮等离子体处理成功实现了无孔洞钨填充。通过氮等离子体处理,钨转化成了氮化钨,其作为抑制剂引起结构顶部钨薄膜的生长延迟。因此,消除了结构顶部薄膜封口,并且实现了无孔洞的钨薄膜生长。使用扫描电子显微镜(SEM)表征钨薄膜的填充能力。结果表明:开口有弓状形貌的结构,使用传统化学气相沉积(CVD)方式生长钨薄膜非常容易导致孔洞;而利用氮等离子体处理能够获得没有孔洞的钨填充。引入扫描透射电子显微镜(STEM)解释氮等离子体处理的机理,同时对体钨生长延迟时间与氮等离子体处理的时间、氮气体积流量、乙硼烷通气时间、体钨生长温度的关系进行了研究。 展开更多

关键词 钨填充 孔洞 氮等离子体处理 氮化钨薄膜 延迟时间 乙硼烷(B2H6)

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基于PDSOI的锁相环电路单粒子瞬变敏感性研究

20

作者 于猛 曾传滨 +4 位作者 闫薇薇 李博 高林春 罗家俊 韩郑生 《微电子学与计算机》 CSCD 北大核心 2017年第8期76-81,共6页

分析了一款基于0.35μm PDSOI工艺的锁相环(PLL)电路的抗单粒子瞬变(SET)能力,利用相位抖动为表征参数评估SET对PLL电路的影响与产生影响的可能性.电路级仿真采用优化过的SET注入模型,提高了仿真预测的准确程度.分析了PLL电路的SET敏感... 分析了一款基于0.35μm PDSOI工艺的锁相环(PLL)电路的抗单粒子瞬变(SET)能力,利用相位抖动为表征参数评估SET对PLL电路的影响与产生影响的可能性.电路级仿真采用优化过的SET注入模型,提高了仿真预测的准确程度.分析了PLL电路的SET敏感节点与敏感工作状态,仿真与激光测试表明,分频器(DIV)与输出低压正发射极耦合逻辑(LVPECL)是最敏感的电路模块,其内部节点的敏感性与节点分布和电路工作状态关系密切.最恶劣情况下相位抖动可达输出周期的一半左右,分析结果有助于抗SET加固设计. 展开更多

关键词 单粒子瞬变 锁相环 辐射效应 相位抖动

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