摘要
在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。
In order to improve intra prediction operation speed and reduce the Field Programmable Gate Array（FPGA） hardware resources consumption.An optimized hardware architecture is proposed for an intra prediction of H.264 based on FPGA.The redundancy of prediction values in the same prediction mode and the parallel processing ability are also fully utilized to optimize hardware architecture.The proposed architecture is implemented in Verilog HDL and verifies that it is effective and practical in Altera Cyclone II EP2C20F484C8 FPGA.
出处
《计算机工程》
CAS
CSCD
2012年第7期257-259,262,共4页
Computer Engineering
基金
国家自然科学基金资助项目(60802027)
上海海事大学校基金资助项目(20090124)
作者简介
刘西振（1985-），男，硕士研究生，主研方向：图像压缩与传输；E—mail：liuxizhen2009@hotmail．com.
杨静，副教授、博士；
王威，硕士研究生
