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高速双模前置分频器的速度优化设计
被引量：
1
1
作者
邝小飞
《半导体技术》
CAS
CSCD
北大核心
2002年第10期38-42,共5页
给出了一种新的高速动态有比CMOS D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、...
给出了一种新的高速动态有比CMOS D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路。
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关键词
高速双模
前置分频器
速度优化设计
最高时钟频率
CMOS电路设计
锁相环
频率合成器
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职称材料
题名
高速双模前置分频器的速度优化设计
被引量：
1
1
作者
邝小飞
机构
零陵学院物理系
出处
《半导体技术》
CAS
CSCD
北大核心
2002年第10期38-42,共5页
文摘
给出了一种新的高速动态有比CMOS D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路。
关键词
高速双模
前置分频器
速度优化设计
最高时钟频率
CMOS电路设计
锁相环
频率合成器
Keywords
TSPC dynamic DFF
Dual-modulus prescaler
maximum operating clock frequency
Speed optimization
CMOS circuit design
分类号
TN772 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
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1
高速双模前置分频器的速度优化设计
邝小飞
《半导体技术》
CAS
CSCD
北大核心
2002
1
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