氧化物TFT(Thin Film Transistor)源漏极短路(Gate Data Short,DGS)缺陷导致显示品质恶化和产品报废,明确DGS原理、识别影响因素并输出解决方案对确保产品良率和品质具有积极意义。本文首先确认了DGS宏观现象和微观形貌,随后探究了栅极...氧化物TFT(Thin Film Transistor)源漏极短路(Gate Data Short,DGS)缺陷导致显示品质恶化和产品报废,明确DGS原理、识别影响因素并输出解决方案对确保产品良率和品质具有积极意义。本文首先确认了DGS宏观现象和微观形貌,随后探究了栅极绝缘层(Gate Insulator,GI)介电损耗和耐压强度的关系,统计了不同产品在点灯恶化实验中的DGS发生率,明确了产品栅极电压、刷新率对DGS的影响。将实验现象和调研的DGS机理匹配,分析了氧化物TFT DGS高于非晶硅TFT的原因。结果表明,DGS的本质是栅极绝缘层耐压强度不足而导致的GI介电击穿,GI介电损耗、栅压和刷新率均是影响DGS的显著因子。这些因子在Cu扩散、Cu电迁移机理的相互作用下,降低了GI有效厚度,增加了GI热击穿风险,最终造成了DGS。产线可行的DGS抑制措施有两种:降低叠层GI的SiO_(x)厚度比例,减少叠层栅极绝缘层介电损耗,抑制热击穿;下调TFT栅压,抑制Cu离子扩散和电迁移。将上述措施作为改善方案进行实验测试,面板DGS发生率下降73%。该方案成功抑制了氧化物面板DGS发生率,提升了产品品质,为氧化物TFT制程优化提供了参考。展开更多
在薄膜晶体管(Thin film transistor,TFT)的栅极(Gate)刻蚀制程中,显示区(AA区)和引线区(Fanout区)因布线密度差异而存在刻蚀负载效应,两区域刻蚀程度差异大,刻蚀时间难以确定。抑制栅极刻蚀制程中的刻蚀负载效应,对品质确保具有积极意...在薄膜晶体管(Thin film transistor,TFT)的栅极(Gate)刻蚀制程中,显示区(AA区)和引线区(Fanout区)因布线密度差异而存在刻蚀负载效应,两区域刻蚀程度差异大,刻蚀时间难以确定。抑制栅极刻蚀制程中的刻蚀负载效应,对品质确保具有积极意义。本文分析了湿法刻蚀微观过程,提出增加刻蚀液喷淋流量抑制刻蚀负载效应的方案。将增加喷淋流量的方案转化为调节3个刻蚀腔室(Etch1~Etch3)的刻蚀时间比例。在总刻蚀时间不变的前提下,进行3腔室不同时间比例的刻蚀验证,并对刻蚀结果进行聚类分析。最后,优选出抑制刻蚀负载效应的时间比例,并结合神经网络分析,对结果进行解析。实验结果表明,降低Etch3时间比例,增加Etch2时间比例,刻蚀负载效应可以被抑制。Etch1~Etch3的时间比例由33.33%∶33.33%∶33.33%调整为10%∶80%∶10%,AA区和fanout区刻蚀程度差异由0.575μm下降为0.317μm。通过调节3个刻蚀区间的时间比例,可以抑制刻蚀负载效应,缓解不同区域刻蚀程度差异,满足TFT量产需求。展开更多
薄膜晶体管(Thin film transistor,TFT)的栅极在截面方向上是一个台阶,栅极绝缘层(Gate Insulator,GI)和源漏极(Source和Data电极,SD电极)依次覆盖于台阶之上,覆盖程度以台阶覆盖率(台阶处GI层水平厚度与竖直厚度的比值)进行衡量。本文...薄膜晶体管(Thin film transistor,TFT)的栅极在截面方向上是一个台阶,栅极绝缘层(Gate Insulator,GI)和源漏极(Source和Data电极,SD电极)依次覆盖于台阶之上,覆盖程度以台阶覆盖率(台阶处GI层水平厚度与竖直厚度的比值)进行衡量。本文结合重庆京东方的HADS产品工艺制程,探究了栅极厚度、坡度角对GI层的台阶覆盖率的影响。同时,在覆盖率的基础上研究了台阶处和非台阶处的SD膜层刻蚀程度差异。结合量产中的不良,分析栅极坡度角、覆盖率、栅极腐蚀等相关不良的关系,并提出相应的良率提升措施。实验结果表明坡度角是影响GI覆盖率的关键因素,且栅极坡度角与GI覆盖率呈负线性关系。当栅极厚度在280~500 nm范围变化时,栅极坡度角每增加10°,GI层台阶覆盖率下降约20%。SD膜层覆盖在台阶上,因台阶的存在造成此处的SD层减薄,最终导致该处的SD膜层刻蚀程度加大。如果栅极坡度角偏大,会导致台阶处GI层减薄或者产生微裂纹,工艺制程中的腐蚀介质会透过减薄的GI层进而腐蚀栅极;此外,偏大的栅极坡度角会导致台阶处的SD电极有断线的风险。通过刻蚀液种类变更、刻蚀液成分微调、刻蚀工艺的优化可以降低栅极坡度角,规避上述良率风险。此外,对于栅极腐蚀型不良,也可以通过调整GI层的成膜参数来提升覆盖率。对于SD电极断线风险,可尝试增加光刻胶粘附力、台阶处SD线加宽等措施规避风险。展开更多
在薄膜晶体管(Thin film transistor,TFT)的公共电极制程中,有部分TFT样品的漏电流(I_(off))异常偏高,该部分样品经历同一个光刻胶剥离设备,导致该设备暂停流片,造成产能损失。明确该剥离设备造成TFT漏电流偏高的原因并予以解决,对产能...在薄膜晶体管(Thin film transistor,TFT)的公共电极制程中,有部分TFT样品的漏电流(I_(off))异常偏高,该部分样品经历同一个光刻胶剥离设备,导致该设备暂停流片,造成产能损失。明确该剥离设备造成TFT漏电流偏高的原因并予以解决,对产能和品质确保具有积极意义。本文首先收集了异常设备剥离液和正常设备的剥离液并分析成分,发现异常设备的剥离液中Al离子含量高。其次,发现TFT的I_(off)会随着在异常设备流片次数的增加而上升。其原因是Al离子在剥离制程生成Al_(2)O_(3)颗粒,该颗粒附着在TFT器件钝化层上形成寄生栅极效应,最终造成I_(off)增加。最后,结合TRIZ输出解决方案,并优选方案进行改善验证。实验结果表明,剥离液中的Al离子浓度由1×10^(-8)上升到2.189×10^(-6)时,I_(off)由3.56 pA上升到7.56 pA。当剥离液中含有Al离子,经历的剥离次数增加时,I_(off)呈上升趋势。钝化层成膜前的等离子体处理功率增强、钝化层膜厚增加可以抑制I_(off)增加。由此,可以确定剥离设备造成I_(off)偏高的原因是剥离液中的Al离子形成的寄生栅极效应,钝化层成膜前处理强化和膜厚增加均可以抑制该效应。展开更多
在大尺寸液晶显示器的薄膜晶体管(Thin Film Transistor,简称TFT)TFT工艺技术中,Cu正逐步取代Al作为电极材料。与Al电极制程相比,在进行栅极(Gate)制程时Cu容易发生腐蚀,这会降低产品良率。本文结合ADS(Advanced Super Demension Switch...在大尺寸液晶显示器的薄膜晶体管(Thin Film Transistor,简称TFT)TFT工艺技术中,Cu正逐步取代Al作为电极材料。与Al电极制程相比,在进行栅极(Gate)制程时Cu容易发生腐蚀,这会降低产品良率。本文结合ADS(Advanced Super Demension Switch)显示模式下0+4掩膜板(mask)技术的Gate刻蚀制程和1+4掩膜版技术Gate光刻胶(Photo Resist,简称PR)剥离制程的Cu腐蚀现象进行分析,结合实验验证,确定Cu腐蚀原因,最终提出改善方案。实验结果表明:0+4mask技术的Gate制程中,ITO刻蚀液所含的HNO3会使MoNb/Cu结构电极的Cu发生电化学腐蚀;将电极结构更改为单Cu层则可以避免电化学腐蚀。在1+4mask技术的PR剥离(Strip)制程中,基板经历的剥离时间长或进行多次剥离或在剥离设备中停留,均会引起Cu腐蚀;增加剥离区间与水区间空气帘(Air Curtain)吹气量、增加TFT基板在过渡区间(H2O与剥离液接触的区间)的传输速度,管控剥离液使用时间等措施可以缓解Cu腐蚀。展开更多
文摘氧化物TFT(Thin Film Transistor)源漏极短路(Gate Data Short,DGS)缺陷导致显示品质恶化和产品报废,明确DGS原理、识别影响因素并输出解决方案对确保产品良率和品质具有积极意义。本文首先确认了DGS宏观现象和微观形貌,随后探究了栅极绝缘层(Gate Insulator,GI)介电损耗和耐压强度的关系,统计了不同产品在点灯恶化实验中的DGS发生率,明确了产品栅极电压、刷新率对DGS的影响。将实验现象和调研的DGS机理匹配,分析了氧化物TFT DGS高于非晶硅TFT的原因。结果表明,DGS的本质是栅极绝缘层耐压强度不足而导致的GI介电击穿,GI介电损耗、栅压和刷新率均是影响DGS的显著因子。这些因子在Cu扩散、Cu电迁移机理的相互作用下,降低了GI有效厚度,增加了GI热击穿风险,最终造成了DGS。产线可行的DGS抑制措施有两种:降低叠层GI的SiO_(x)厚度比例,减少叠层栅极绝缘层介电损耗,抑制热击穿;下调TFT栅压,抑制Cu离子扩散和电迁移。将上述措施作为改善方案进行实验测试,面板DGS发生率下降73%。该方案成功抑制了氧化物面板DGS发生率,提升了产品品质,为氧化物TFT制程优化提供了参考。
文摘在薄膜晶体管(Thin film transistor,TFT)的栅极(Gate)刻蚀制程中,显示区(AA区)和引线区(Fanout区)因布线密度差异而存在刻蚀负载效应,两区域刻蚀程度差异大,刻蚀时间难以确定。抑制栅极刻蚀制程中的刻蚀负载效应,对品质确保具有积极意义。本文分析了湿法刻蚀微观过程,提出增加刻蚀液喷淋流量抑制刻蚀负载效应的方案。将增加喷淋流量的方案转化为调节3个刻蚀腔室(Etch1~Etch3)的刻蚀时间比例。在总刻蚀时间不变的前提下,进行3腔室不同时间比例的刻蚀验证,并对刻蚀结果进行聚类分析。最后,优选出抑制刻蚀负载效应的时间比例,并结合神经网络分析,对结果进行解析。实验结果表明,降低Etch3时间比例,增加Etch2时间比例,刻蚀负载效应可以被抑制。Etch1~Etch3的时间比例由33.33%∶33.33%∶33.33%调整为10%∶80%∶10%,AA区和fanout区刻蚀程度差异由0.575μm下降为0.317μm。通过调节3个刻蚀区间的时间比例,可以抑制刻蚀负载效应,缓解不同区域刻蚀程度差异,满足TFT量产需求。
文摘薄膜晶体管(Thin film transistor,TFT)的栅极在截面方向上是一个台阶,栅极绝缘层(Gate Insulator,GI)和源漏极(Source和Data电极,SD电极)依次覆盖于台阶之上,覆盖程度以台阶覆盖率(台阶处GI层水平厚度与竖直厚度的比值)进行衡量。本文结合重庆京东方的HADS产品工艺制程,探究了栅极厚度、坡度角对GI层的台阶覆盖率的影响。同时,在覆盖率的基础上研究了台阶处和非台阶处的SD膜层刻蚀程度差异。结合量产中的不良,分析栅极坡度角、覆盖率、栅极腐蚀等相关不良的关系,并提出相应的良率提升措施。实验结果表明坡度角是影响GI覆盖率的关键因素,且栅极坡度角与GI覆盖率呈负线性关系。当栅极厚度在280~500 nm范围变化时,栅极坡度角每增加10°,GI层台阶覆盖率下降约20%。SD膜层覆盖在台阶上,因台阶的存在造成此处的SD层减薄,最终导致该处的SD膜层刻蚀程度加大。如果栅极坡度角偏大,会导致台阶处GI层减薄或者产生微裂纹,工艺制程中的腐蚀介质会透过减薄的GI层进而腐蚀栅极;此外,偏大的栅极坡度角会导致台阶处的SD电极有断线的风险。通过刻蚀液种类变更、刻蚀液成分微调、刻蚀工艺的优化可以降低栅极坡度角,规避上述良率风险。此外,对于栅极腐蚀型不良,也可以通过调整GI层的成膜参数来提升覆盖率。对于SD电极断线风险,可尝试增加光刻胶粘附力、台阶处SD线加宽等措施规避风险。
文摘在薄膜晶体管(Thin film transistor,TFT)的公共电极制程中,有部分TFT样品的漏电流(I_(off))异常偏高,该部分样品经历同一个光刻胶剥离设备,导致该设备暂停流片,造成产能损失。明确该剥离设备造成TFT漏电流偏高的原因并予以解决,对产能和品质确保具有积极意义。本文首先收集了异常设备剥离液和正常设备的剥离液并分析成分,发现异常设备的剥离液中Al离子含量高。其次,发现TFT的I_(off)会随着在异常设备流片次数的增加而上升。其原因是Al离子在剥离制程生成Al_(2)O_(3)颗粒,该颗粒附着在TFT器件钝化层上形成寄生栅极效应,最终造成I_(off)增加。最后,结合TRIZ输出解决方案,并优选方案进行改善验证。实验结果表明,剥离液中的Al离子浓度由1×10^(-8)上升到2.189×10^(-6)时,I_(off)由3.56 pA上升到7.56 pA。当剥离液中含有Al离子,经历的剥离次数增加时,I_(off)呈上升趋势。钝化层成膜前的等离子体处理功率增强、钝化层膜厚增加可以抑制I_(off)增加。由此,可以确定剥离设备造成I_(off)偏高的原因是剥离液中的Al离子形成的寄生栅极效应,钝化层成膜前处理强化和膜厚增加均可以抑制该效应。
文摘在大尺寸液晶显示器的薄膜晶体管(Thin Film Transistor,简称TFT)TFT工艺技术中,Cu正逐步取代Al作为电极材料。与Al电极制程相比,在进行栅极(Gate)制程时Cu容易发生腐蚀,这会降低产品良率。本文结合ADS(Advanced Super Demension Switch)显示模式下0+4掩膜板(mask)技术的Gate刻蚀制程和1+4掩膜版技术Gate光刻胶(Photo Resist,简称PR)剥离制程的Cu腐蚀现象进行分析,结合实验验证,确定Cu腐蚀原因,最终提出改善方案。实验结果表明:0+4mask技术的Gate制程中,ITO刻蚀液所含的HNO3会使MoNb/Cu结构电极的Cu发生电化学腐蚀;将电极结构更改为单Cu层则可以避免电化学腐蚀。在1+4mask技术的PR剥离(Strip)制程中,基板经历的剥离时间长或进行多次剥离或在剥离设备中停留,均会引起Cu腐蚀;增加剥离区间与水区间空气帘(Air Curtain)吹气量、增加TFT基板在过渡区间(H2O与剥离液接触的区间)的传输速度,管控剥离液使用时间等措施可以缓解Cu腐蚀。
