期刊文献+
共找到4篇文章
< 1 >
每页显示 20 50 100
传统聚落景观基因的识别与提取方法研究 被引量:254
1
作者 胡最 刘沛林 +1 位作者 邓运员 郑文武 《地理科学》 CSCD 北大核心 2015年第12期1518-1524,共7页
近年来,由中国学者提出的传统聚落景观基因理论在传统聚落区划、特征识别和旅游规划等领域得到了广泛的应用。然而,该理论还缺乏有效的景观基因识别方法。针对前述问题,结合实践探讨了传统聚落景观基因的特征解构提取方法和识别模式。首... 近年来,由中国学者提出的传统聚落景观基因理论在传统聚落区划、特征识别和旅游规划等领域得到了广泛的应用。然而,该理论还缺乏有效的景观基因识别方法。针对前述问题,结合实践探讨了传统聚落景观基因的特征解构提取方法和识别模式。首先,分析了传统聚落景观基因的分类方法并结合面向对象的思想提出了面向对象的景观基因分类模式(OOCPLG),这为构建特征解构提取方法奠定了理论基础。其次,通过分析景观识别的要求,结合现有的元素提取、图案提取、结构提取和含义提取的不足与优点,建立了特征解构的基因提取方法。最后,总结了景观基因的识别模式和基本操作流程。 展开更多
关键词 传统聚落 景观基因 识别方法 识别模式 流程
在线阅读 下载PDF
一种Piccolo加密算法硬件优化实现研究 被引量:4
2
作者 李浪 刘波涛 +2 位作者 余孝忠 贺位位 李仁发 《计算机应用研究》 CSCD 北大核心 2015年第10期3056-3059,共4页
Piccolo轻量级密码算法是近年来物联网领域提出的重要安全算法之一。研究了一种Piccolo加密算法硬件优化实现方法,相同的轮运算只实现一次;原始算法共有r轮运算,其中密钥为80和128位时,r分别取值为25和31。优化方法直接把r-1轮重复调用... Piccolo轻量级密码算法是近年来物联网领域提出的重要安全算法之一。研究了一种Piccolo加密算法硬件优化实现方法,相同的轮运算只实现一次;原始算法共有r轮运算,其中密钥为80和128位时,r分别取值为25和31。优化方法直接把r-1轮重复调用变成r轮循环运算,同时在r轮循环运算完成后构造一个RP-1轮置换函数。实验表明优化后的Piccolo-80密码算法在面积上少了3227个Slices,优化效率达到24.6%,有效节省了硬件实现面积,同时加密速率提高了10%。 展开更多
关键词 Piccolo 轻量级密码算法 优化 FPGA实现
在线阅读 下载PDF
KLEIN加密算法优化研究 被引量:1
3
作者 李浪 刘波涛 +1 位作者 邹祎 李仁发 《计算机应用研究》 CSCD 北大核心 2015年第3期877-880,共4页
研究小面积实现同时兼顾加密速率的平衡优化方法,构造一个Tab盒,使S盒变换采用1×16位的空间预存储置换表Tab,通过O(1)查表效率即可实现Sub Bytes变换。密钥扩展采用上升沿有效的时钟控制密钥生成,因此不必等待下一时钟上升沿到来,... 研究小面积实现同时兼顾加密速率的平衡优化方法,构造一个Tab盒,使S盒变换采用1×16位的空间预存储置换表Tab,通过O(1)查表效率即可实现Sub Bytes变换。密钥扩展采用上升沿有效的时钟控制密钥生成,因此不必等待下一时钟上升沿到来,从而减少了系统延时。将明文的S盒替换和密钥扩展的S盒替换放在同一个模块里,在模块里用同时连续赋值方式实现,从而减少寄存器的个数。把S盒、字节替换、行移位、Tab盒、列混合变换、密钥扩展基本子模块都整合到一个模块中,相比各模块单独实现减少了算法实现面积与运算时代码开销。实验表明在Xilinx Virtex-5 FPGA上实现的吞吐率达到了6.55 Gbps,面积缩减到10 277 slices。 展开更多
关键词 KLEIN 面积优化 吞吐率 FPGA实现
在线阅读 下载PDF
AES加密算法面积与性能平衡优化研究
4
作者 李浪 邹祎 李仁发 《计算机应用研究》 CSCD 北大核心 2014年第12期3722-3725,共4页
AES密码是目前主流应用的加密算法,研究了在面积优化的同时兼顾加密速度的解决方法。根据字节代换的要求和特点,S盒变换采用16×16位的空间预存储置换表,通过O(1)查表效率即可实现Sub Bytes变换。将伽罗华域上所有元素的两倍先存储... AES密码是目前主流应用的加密算法,研究了在面积优化的同时兼顾加密速度的解决方法。根据字节代换的要求和特点,S盒变换采用16×16位的空间预存储置换表,通过O(1)查表效率即可实现Sub Bytes变换。将伽罗华域上所有元素的两倍先存储在一张表格中,相应运算只需要通过查表和相加就可以完成,避免了有限域的乘法运算,有效减少了运算次数。密钥扩展是独立于加密算法本身的一个特殊模块,采用上升沿有效的时钟控制密钥生成方法,在生成密钥的同一个时钟周期下降沿进行密钥传递,减少了系统延时,增强了并行性,使得面积优化后的AES加密效率更高,吞吐量更大。通过计数器控制加密函数调用的轮数,使得每个模块能多次被调用,从而使得加密芯片面积减少。实验表明在Xilinx Virtex-5 FPGA上优化后的加密模块所占用面积为11 163 Slices,相比优化之前的20 173 Slices,占用面积减少了将近一半。 展开更多
关键词 AES算法 面积优化 高性能 FPGA实现
在线阅读 下载PDF
上一页 1 下一页 到第
使用帮助 返回顶部