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一种可配置Viterbi译码器的设计被引量：1: 1; 作者刘戈万江华 +1 位作者李振涛曾梦琳《中国集成电路》 2024年第1期30-37,共8页; 为了满足数字通信中不同通信标准的变化,设计了一种支持多标准的Viterbi译码器。该译码器支持1/2、1/3、1/4三种不同的码率、3-9的约束长度和任意约束多项式的通信标准。为了实现多标准的译码,在加比选单元增加了数据选择器,回溯单元采... 展开更多; 关键词可配置 VITERBI译码器滑窗回溯欧几里得距离状态度量值; 在线阅读下载PDF 职称材料

VLIW处理器的变长指令跨边界派发窗设计: 2; 作者王东旭汪东万江华《电讯技术》北大核心 2024年第12期2038-2043,共6页; 针对传统超长指令字(Very Long Instruction Word,VLIW)处理器代码体积增大会显著降低处理器性能的问题,设计了一种八流出新型变长指令跨边界派发窗。该派发窗兼容压缩指令派发功能,支持压缩指令和整字指令混合派发,有效减小了处理器代... 展开更多; 关键词超长指令字(VLIW) 指令派发指令压缩跨边界派发窗; 在线阅读下载PDF 职称材料

基于泰勒级数近似的浮点开方运算器的设计: 3; 作者谌民迪万江华《电子与封装》 2024年第5期42-47,共6页; 基于泰勒级数展开式对浮点开方运算进行优化,设计了1个符合IEEE-754标准的精确浮点开方运算器。为了平衡开方运算器的整体性能,采用泰勒级数的二次展开式。为了解决算法中存在的不能进行精确舍入的问题,引入了1种校准方法,通过对初始近... 展开更多; 关键词开方运算器误差分析精确舍入流水线; 在线阅读下载PDF 职称材料

基于多项式逼近算法的精确浮点除法器的设计被引量：3: 4; 作者李旭军石娜 +1 位作者龙科莅彭祥《微电子学与计算机》 2023年第5期90-96,共7页; 单精度浮点除法运算在图像处理、科学计算、人工智能等领域有极其广泛的应用.基于泰勒级数展开式对多项式逼近算法进行改进,设计了一个符合IEEE-754标准的精确浮点除法器.为了得到满足忠实舍入的运算结果,对运算过程中的所有误差进行分... 展开更多; 关键词除法运算均匀分段误差分析精确舍入流水线; 在线阅读下载PDF 职称材料

一种具有高增益和超带宽的全差分跨导运算放大器被引量：3: 5; 作者罗杨贵曾以成 +1 位作者邓欢唐金波《中国集成电路》 2021年第3期45-50,共6页; 基于GSMC 0.18um CMOS工艺,设计了一种应用于12位ADC的全差分运算放大器。为了提高增益,在套筒式共源共栅结构上运用了增益提高技术。为了提高输入跨导,采用隔离效果更好的深N阱CMOS作为输入端,从而提升增益带宽。为了降低功耗,利用单... 展开更多; 关键词增益提高套筒式共源共栅高增益带宽深N阱; 在线阅读下载PDF 职称材料

基于新型部分积生成器和提前压缩器的乘法器设计被引量：2: 6; 作者蔡永祺李振涛万江华《电子与封装》 2023年第11期87-92,共6页; 为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资... 展开更多; 关键词乘法器 BOOTH编码部分积压缩器; 在线阅读下载PDF 职称材料

一种低延时可配置FFT加速器的设计与实现: 7; 作者曾梦琳艾凌波 +3 位作者李振涛尹赵欣黄吕梁谢海情《中国集成电路》 2023年第7期41-47,共7页; 本文对基-2 FFT算法进行了改进,采用并行流水线结构,设计实现了一种低延时可配置的快速傅里叶变换(Fast Fourier Transform,FFT)加速器。提出了一种新型“二分法”频率抽取的方法,按FFT运算顺序抽取数据,减少了等待时间;优化每一级FFT... 展开更多; 关键词 FFT加速器 “二分法”频率抽取低延迟可配置; 在线阅读下载PDF 职称材料

一种12位5.5 MS/s同步FLASH-SAR ADC的设计: 8; 作者朱朝峰汪东 +2 位作者邓欢龙睿唐金波《电子设计工程》 2023年第22期67-72,共6页; 该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用... 展开更多; 关键词 FLASH-SAR ADC 电容阵列跨电压域比较器有效位; 在线阅读下载PDF 职称材料

一种差分结构SAR ADC的数字校准算法: 9; 作者李旭军龙睿 +1 位作者朱朝峰邓欢《中国集成电路》 2022年第10期25-31,65,共8页; 介绍了一种适用于差分结构逐次逼近型模数转换器(SAR ADC)的数字校准算法,并在MATLAB平台上搭建了16位SAR ADC的行为级模型对其进行验证。设计的主DAC采用两段式加差分结构电容阵列,从而大幅度缩小了电路面积。在自校准算法的基础上,提... 展开更多; 关键词逐次逼近型模数转换器分段电容差分结构数字校准算法; 在线阅读下载PDF 职称材料

题名一种可配置Viterbi译码器的设计被引量：1: 1; 作者刘戈万江华李振涛曾梦琳; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司长沙理工大学物理与电子科学学院; 出处《中国集成电路》 2024年第1期30-37,共8页; 文摘为了满足数字通信中不同通信标准的变化,设计了一种支持多标准的Viterbi译码器。该译码器支持1/2、1/3、1/4三种不同的码率、3-9的约束长度和任意约束多项式的通信标准。为了实现多标准的译码,在加比选单元增加了数据选择器,回溯单元采用了滑窗回溯译码。译码器支持无符号数的输入,简化了欧几里得距离的计算方式。针对状态度量值不断增大的问题,增加了状态度量值防溢出的设计。基于55nm工艺进行逻辑综合,译码器的面积为0.35mm2,250MHz工作频率下,功耗为57.33mW。通过Matlab模拟通信过程中的噪声干扰,结果表明,该译码器在支持不同通信标准译码的同时,纠错能力优于传统译码器。; 关键词可配置 VITERBI译码器滑窗回溯欧几里得距离状态度量值; Keywords configurable Viterbi decoder sliding window backtracking euclidean distance state metric; 分类号 TN911.22 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

题名VLIW处理器的变长指令跨边界派发窗设计: 2; 作者王东旭汪东万江华; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司; 出处《电讯技术》北大核心 2024年第12期2038-2043,共6页; 基金湖南省制造业关键产品揭榜挂帅项目(2022GXGG012)。; 文摘针对传统超长指令字(Very Long Instruction Word,VLIW)处理器代码体积增大会显著降低处理器性能的问题,设计了一种八流出新型变长指令跨边界派发窗。该派发窗兼容压缩指令派发功能,支持压缩指令和整字指令混合派发,有效减小了处理器代码体积。同时该派发窗引入指令跨边界派发机制,进一步排出指令间无用气泡。通过搭建派发窗仿真模型,并基于DSP/VoLIB库进行仿真,结果显示,采用新型变长指令跨边界派发窗能够充分发挥指令级并行优势。经编译器调度优化后,库中典型程序体积比传统派发窗平均降低约19.26%,处理器性能提升约15.4%。; 关键词超长指令字(VLIW) 指令派发指令压缩跨边界派发窗; Keywords very long instruction word(VLIW) instruction dispatch instruction compression crossboundary dispatch window; 分类号 TP368.1 [自动化与计算机技术—计算机系统结构] TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于泰勒级数近似的浮点开方运算器的设计: 3; 作者谌民迪万江华; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司; 出处《电子与封装》 2024年第5期42-47,共6页; 文摘基于泰勒级数展开式对浮点开方运算进行优化,设计了1个符合IEEE-754标准的精确浮点开方运算器。为了平衡开方运算器的整体性能,采用泰勒级数的二次展开式。为了解决算法中存在的不能进行精确舍入的问题,引入了1种校准方法,通过对初始近似值进行校准,获得了理想的误差范围。为了提高数据吞吐率和工作频率,对开方运算器进行了5级流水线划分。仿真和综合结果表明,浮点开方运算器的误差小于0.5ulp,关键路径延时为2.23ns,面积为53478.240μm^(2),功耗为12.52mW。; 关键词开方运算器误差分析精确舍入流水线; Keywords square root operator error analysis precise rounding pipeline; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于多项式逼近算法的精确浮点除法器的设计被引量：3: 4; 作者李旭军石娜龙科莅彭祥; 机构湘潭大学物理与光电工程学院哈尔滨工业大学航天学院湖南毂梁微电子有限公司; 出处《微电子学与计算机》 2023年第5期90-96,共7页; 基金湖南省教育厅项目(21C0668)。; 文摘单精度浮点除法运算在图像处理、科学计算、人工智能等领域有极其广泛的应用.基于泰勒级数展开式对多项式逼近算法进行改进,设计了一个符合IEEE-754标准的精确浮点除法器.为了得到满足忠实舍入的运算结果,对运算过程中的所有误差进行分析,完成了对系数和中间结果位宽的设计.为了得到精确舍入的结果,提出一种校准方法对有误差的结果进行校准.为了降低硬件成本,使用均匀分段的方式对运算区间进行分段,控制了系数的数量与查找表的大小.为了提高除法器的工作频率与吞吐量,对设计的除法器提出一种流水线划分方式.后仿真结果表明,精确除法器的误差小于0.5 ulp,延时为2.35 ns,面积为0.185 mm^(2),功耗为69.93 mW.; 关键词除法运算均匀分段误差分析精确舍入流水线; Keywords division operation uniform segmentation error analysis exact rounding pipelining; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种具有高增益和超带宽的全差分跨导运算放大器被引量：3: 5; 作者罗杨贵曾以成邓欢唐金波; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司; 出处《中国集成电路》 2021年第3期45-50,共6页; 文摘基于GSMC 0.18um CMOS工艺,设计了一种应用于12位ADC的全差分运算放大器。为了提高增益,在套筒式共源共栅结构上运用了增益提高技术。为了提高输入跨导,采用隔离效果更好的深N阱CMOS作为输入端,从而提升增益带宽。为了降低功耗,利用单端放大器作为辅助运放。整体电路结构简单优化。仿真结果表明,运算放大器直流开环增益大于100dB,单位增益带宽大于800MHz,相位裕度大于70°,完全满足目标ADC的性能要求,是一种新型且质量较高的运放,也可应用于其它场合。; 关键词增益提高套筒式共源共栅高增益带宽深N阱; Keywords Gain enhancement Telescopic cascode High gain bandwidth Deep N_well; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于新型部分积生成器和提前压缩器的乘法器设计被引量：2: 6; 作者蔡永祺李振涛万江华; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司; 出处《电子与封装》 2023年第11期87-92,共6页; 文摘为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm2,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。; 关键词乘法器 BOOTH编码部分积压缩器; Keywords multiplier Booth encoding partial product compressor; 分类号 TN403 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种低延时可配置FFT加速器的设计与实现: 7; 作者曾梦琳艾凌波李振涛尹赵欣黄吕梁谢海情; 机构长沙理工大学物理与电子科学学院湖南毂梁微电子有限公司; 出处《中国集成电路》 2023年第7期41-47,共7页; 文摘本文对基-2 FFT算法进行了改进,采用并行流水线结构,设计实现了一种低延时可配置的快速傅里叶变换(Fast Fourier Transform,FFT)加速器。提出了一种新型“二分法”频率抽取的方法,按FFT运算顺序抽取数据,减少了等待时间;优化每一级FFT运算存储单元数量及旋转因子存储方式,降低了存储资源需求。基于Verilog语言完成FFT加速器的设计,采用Matlab和Modelsim完成数值计算和仿真验证,仿真结果与计算结果一致。加速器支持可配置采样点数作为输入进行运算,在时钟频率为200MHz时,完成一次1024点复数FFT运算仅需2.65μs。; 关键词 FFT加速器 “二分法”频率抽取低延迟可配置; Keywords FFT accelerator frequency extraction of bisection method low latency configurable; 分类号 TN911.72 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

题名一种12位5.5 MS/s同步FLASH-SAR ADC的设计: 8; 作者朱朝峰汪东邓欢龙睿唐金波; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司; 出处《电子设计工程》 2023年第22期67-72,共6页; 文摘该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用输出失调校准技术,消除比较器失调电压。根据FLASH ADC和SAR ADC转换的结果进行编码设计,解决了高位和低位输出码组合的问题,并快速处理冗余位,得到最终结果。该设计采用55 nm CMOS工艺实现,在3.3 V模拟电源和1.2 V数字电源下,FLASH-SAR ADC的后仿真有效位达到11.82 bit,信噪失真比为73.12 dB,无散杂动态范围为80.07 dB,总谐波失真为86.22 dB。; 关键词 FLASH-SAR ADC 电容阵列跨电压域比较器有效位; Keywords FLASH-SAR ADC capacitive array cross-voltage comparator ENOB; 分类号 TN792 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名一种差分结构SAR ADC的数字校准算法: 9; 作者李旭军龙睿朱朝峰邓欢; 机构湘潭大学物理与光电工程学院湖南毂梁微电子有限公司; 出处《中国集成电路》 2022年第10期25-31,65,共8页; 文摘介绍了一种适用于差分结构逐次逼近型模数转换器(SAR ADC)的数字校准算法,并在MATLAB平台上搭建了16位SAR ADC的行为级模型对其进行验证。设计的主DAC采用两段式加差分结构电容阵列,从而大幅度缩小了电路面积。在自校准算法的基础上,提出了一种高精度校准DAC的设计方法,此方法可以量化出极小的误差电压,并具备差分结构的校准功能。经电路验证,校准DAC的量程能达到-6.97mV~6.97mV,精度能达到27.4uV,最终的测试结果表明,ADC的有效位可达到14.92位。; 关键词逐次逼近型模数转换器分段电容差分结构数字校准算法; Keywords SAR ADC Split capacitance Differential structure Digital calibration algorithm; 分类号 TN792 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	一种可配置Viterbi译码器的设计	刘戈万江华李振涛曾梦琳	《中国集成电路》	2024	1	在线阅读下载PDF 职称材料
2	VLIW处理器的变长指令跨边界派发窗设计	王东旭汪东万江华	《电讯技术》北大核心	2024	0	在线阅读下载PDF 职称材料
3	基于泰勒级数近似的浮点开方运算器的设计	谌民迪万江华	《电子与封装》	2024	0	在线阅读下载PDF 职称材料
4	基于多项式逼近算法的精确浮点除法器的设计	李旭军石娜龙科莅彭祥	《微电子学与计算机》	2023	3	在线阅读下载PDF 职称材料
5	一种具有高增益和超带宽的全差分跨导运算放大器	罗杨贵曾以成邓欢唐金波	《中国集成电路》	2021	3	在线阅读下载PDF 职称材料
6	基于新型部分积生成器和提前压缩器的乘法器设计	蔡永祺李振涛万江华	《电子与封装》	2023	2	在线阅读下载PDF 职称材料
7	一种低延时可配置FFT加速器的设计与实现	曾梦琳艾凌波李振涛尹赵欣黄吕梁谢海情	《中国集成电路》	2023	0	在线阅读下载PDF 职称材料
8	一种12位5.5 MS/s同步FLASH-SAR ADC的设计	朱朝峰汪东邓欢龙睿唐金波	《电子设计工程》	2023	0	在线阅读下载PDF 职称材料
9	一种差分结构SAR ADC的数字校准算法	李旭军龙睿朱朝峰邓欢	《中国集成电路》	2022	0	在线阅读下载PDF 职称材料