-
题名基于FPGA的SM3算法优化设计与实现
被引量：30
- 1
-
-
作者
王晓燕
杨先文
-
机构
河南中医学院学生工作部
解放军信息工程大学电子技术学院
-
出处
《计算机工程》
CAS
CSCD
2012年第6期244-246,共3页
-
基金
现代通信国家重点实验室基金资助项目(9140C1106021006)
郑州市科技创新型科技人才队伍建设工程基金资助项目(096SYJH21099)
-
文摘
介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。
-
关键词
密码杂凑算法
片上系统
关键路径
IP核
现场可编程门阵列
-
Keywords
cryptographic Hash algorithm
System on Chip（SoC）
crucial path
IP core
Field Programmable Gate Array（FPGA）
-
分类号
TP309.1
[自动化与计算机技术—计算机系统结构]
-
-
题名密码嵌入式处理器中高速缓存的研究与设计
- 2
-
-
作者
王晓燕
杨先文
陈海民
-
机构
河南中医学院学生工作部
解放军信息工程大学
-
出处
《计算机工程与设计》
CSCD
北大核心
2012年第8期3000-3005,共6页
-
基金
国家自然科学基金项目(61072047)
现代通信国家重点实验室基金项目(9140C1106021006)
郑州市科技创新型科技人才队伍建设工程基金项目(096SYJH21099)
-
文摘
为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。
-
关键词
密码嵌入式处理器
哈佛结构
高速缓存
双端口RAM
现场可编程逻辑
-
Keywords
cryptographic embedded processor
harvard architecture
Cache
dual-port RAM
FPGA
-
分类号
TP309.1
[自动化与计算机技术—计算机系统结构]
-
