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关于培养集成电路专业应用型人才的思考 被引量：11
1
作者 孙玲 《中国集成电路》 2007年第4期19-22,12,共5页
在分析我国信息技术产业发展现状的基础上,结合集成电路产业发展需求,探索了在新机遇和新要求条件下集成电路专业人才培养模式。坚持学以致用的教学理念,以培养创新精神和实践能力为出发点,通过完善专业课程体系、深化教学内容与教学方... 在分析我国信息技术产业发展现状的基础上,结合集成电路产业发展需求,探索了在新机遇和新要求条件下集成电路专业人才培养模式。坚持学以致用的教学理念,以培养创新精神和实践能力为出发点,通过完善专业课程体系、深化教学内容与教学方法的综合改革,建立了集成电路专业应用型人才培养方案。 展开更多
关键词 集成电路专业 应用型人才 实践 创新
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利用九天EDA系统构建集成电路教学平台 被引量：1
2
作者 孙海燕 景为平 《中国集成电路》 2005年第8期54-57,共4页
九天EDA软件系统在大学本科相关专业的教学工作中发挥了良好的作用。本文主要论述了九天教学、实验系统的构成。实践表明基于此方法构成的九天EDA系统平台为我校的教师教学和学生实验提供了强有力的支持,保证了各项工作的顺利进行。
关键词 集成电路 教学平台 EDA系统 设计方法
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基于802.11a/b/g WLAN接收机前端的射频集成压控振荡器设计 被引量：2
3
作者 陈磊 马和良 +1 位作者 赖宗声 景为平 《微电子学与计算机》 CSCD 北大核心 2008年第11期167-170,共4页
为了满足WLAN接收机前端要求,设计了一种基于IEEE 802.11 a/b/g协议的RF零中频接收机第一本振3.846GHz压控振荡器.该振荡器采用TSMC0.25μm RFCMOS工艺实现,利用Hajimiri相位噪声模型对结构进行了优化,具有低相位噪声的特性.通过Cadence... 为了满足WLAN接收机前端要求,设计了一种基于IEEE 802.11 a/b/g协议的RF零中频接收机第一本振3.846GHz压控振荡器.该振荡器采用TSMC0.25μm RFCMOS工艺实现,利用Hajimiri相位噪声模型对结构进行了优化,具有低相位噪声的特性.通过Cadence Spectre仿真,结果表明文中设计的3.846GHz压控振荡器功耗为10mW,1MHz和3MHz载频处的相位噪声分别为-120dBc/Hz和-131dBc/Hz,调谐电压Vtune在0~2.5V之间变化时,频率可调范围为600MHz,其性能完全符合IEEE 802.1l a/b/g协议的要求. 展开更多
关键词 无线局域网 射频集成电路 压控振荡器 相位噪声
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基于CMOS工艺的AES高速接口电路设计 被引量：1
4
作者 施佺 孙玲 陈海进 《电子器件》 CAS 2004年第3期413-415,396,共4页
为提高 AES加密电路的数据吞吐量 ,采用 0 .6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流 ,经过串并转换后 ,输出 1 2 8路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积 。
关键词 先进加密标准 串并转换 版图 CMOS互补逻辑
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基于DSRC协议的5.8 GHz收发电路设计与实现
5
作者 谢星 于玮 +2 位作者 孙玲 管图华 陆高勇 《现代电子技术》 2014年第17期9-12,共4页
提出了一种应用于专用短程通信(DSRC)协议的5.8 GHz收发电路的设计方案,给出了5.8 GHz收发电路的硬件设计方法,包括检波电路、接收电路、唤醒电路和发射电路的设计,最后列出了射频前端的测试方法。测试结果表明,该5.8 GHz收发电路的设... 提出了一种应用于专用短程通信(DSRC)协议的5.8 GHz收发电路的设计方案,给出了5.8 GHz收发电路的硬件设计方法,包括检波电路、接收电路、唤醒电路和发射电路的设计,最后列出了射频前端的测试方法。测试结果表明,该5.8 GHz收发电路的设计完全符合DSRC协议国家标准,并且验证了该设计方案的可行性与成功性,该系统性能稳定、实用性强,具有很好的市场推广价值。 展开更多
关键词 专用短程通信 5 8 GHz收发电路 射频前端 DSRC协议国家标准
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HgCdTe柔性中波红外探测器放大电路设计及噪声分析 被引量：5
6
作者 陈鸣 余晨辉 +1 位作者 许金通 李向阳 《红外技术》 CSCD 北大核心 2019年第7期661-665,共5页
设计了一种应用于HgCdTe柔性中波红外探测器的微弱信号放大电路,该电路由电桥电路、调零电路及滤波电路组成。采用平衡电桥与仪表运算放大器INA333相结合的方式搭建电桥电路;并针对探测器直流分量过大问题,设计了可调零、带增益的信号... 设计了一种应用于HgCdTe柔性中波红外探测器的微弱信号放大电路,该电路由电桥电路、调零电路及滤波电路组成。采用平衡电桥与仪表运算放大器INA333相结合的方式搭建电桥电路;并针对探测器直流分量过大问题,设计了可调零、带增益的信号处理电路;最后通过由二阶有源滤波器组成的滤波电路将高频噪声滤除。利用运算放大器的En-In噪声模型,对放大电路进行了噪声分析,并测试了探测器在弯曲状态下的响应性能。实验结果表明,所设计的放大电路增益为86dB,噪声均方根值低于6.1mV;柔性探测器的曲率半径为3mm;当探测器光敏面上的光谱辐照功率为6.75×10^-7W时,产生的光电信号约102.V。 展开更多
关键词 柔性红外探测器 微弱信号放大 噪声分析 弯曲测试
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GaN基APD日盲紫外探测器读出电路设计 被引量：2
7
作者 吴海峰 翟宪振 罗向东 《电子器件》 CAS 北大核心 2013年第5期656-661,共6页
基于GaN基APD（雪崩二极管）日盲紫外探测器工作原理,我们设计了GaN-APD日盲紫外探测器的读出电路（ROIC）。考虑到GaN-APD日盲紫外探测器的特性,我们重点研究了80 V高压击穿保护电路、暗电流消除电路以及为CTIA运放电路的电流偏置电路... 基于GaN基APD（雪崩二极管）日盲紫外探测器工作原理,我们设计了GaN-APD日盲紫外探测器的读出电路（ROIC）。考虑到GaN-APD日盲紫外探测器的特性,我们重点研究了80 V高压击穿保护电路、暗电流消除电路以及为CTIA运放电路的电流偏置电路和带隙基准电路。在此基础上,我们设计了1×8的电路并进行了仿真验证,读出电路耐高压不小于80V,当积分电容为4 pF,积分时间为25μs,时钟频率为100 kHz的时候,电路的电荷存储能力为5.6×107个,输出电压摆幅在0~2.25 V,读出电路的输出电压线性度不低于99%。 展开更多
关键词 紫外探测 读出电路 线性模式 雪崩二极管
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基于电流镜积分的红外探测器读出电路设计 被引量：1
8
作者 夏建宝 单慧 +1 位作者 戴姗姗 罗向东 《电子器件》 CAS 2011年第1期57-62,共6页
详细分析了电流镜积分(CMI)读出电路的工作原理、设计过程和CMI结构的噪声,并用CSMC0.5μm CMOS工艺对所设计的电路进行仿真和版图设计,仿真结果表明CMI结构在电源电压为5V,积分电容为2pF时能提供一个较大的电荷存储能力(6.25×107... 详细分析了电流镜积分(CMI)读出电路的工作原理、设计过程和CMI结构的噪声,并用CSMC0.5μm CMOS工艺对所设计的电路进行仿真和版图设计,仿真结果表明CMI结构在电源电压为5V,积分电容为2pF时能提供一个较大的电荷存储能力(6.25×107个电子);在光生电流为50pA时,探测器偏压稳定在3.615mV;在频率为1kHz时噪声为3.451nsqV/Hz;读出电路在积分和两路差分输出线性度不低于99%。 展开更多
关键词 红外探测器 读出电路 电流镜积分 CMOS工艺
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基于开关电容阵列的5.8GHz全集成LC压控振荡器设计 被引量：2
9
作者 陈联连 孙玲 《微电子学与计算机》 CSCD 北大核心 2012年第5期152-155,共4页
采用TSMC 0.18μm 1P6M RF CMOS工艺,完成了一种基于开关电容阵列的全集成LC压控振荡器的设计.版图后仿真结果表明,在1.8V电源电压下,电路核心功耗约为7.2mW,中心振荡频率为5.8GHz,在偏离中心频率1MHz处,该VCO的相位噪声为-121.8dBc/Hz... 采用TSMC 0.18μm 1P6M RF CMOS工艺,完成了一种基于开关电容阵列的全集成LC压控振荡器的设计.版图后仿真结果表明,在1.8V电源电压下,电路核心功耗约为7.2mW,中心振荡频率为5.8GHz,在偏离中心频率1MHz处,该VCO的相位噪声为-121.8dBc/Hz,调谐范围为10.2%,满足交通专用短程通信系统的频段要求. 展开更多
关键词 交通专用短程通信 压控振荡器 CMOS工艺
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基于0.6 μm CMOS工艺的单片集成有源电感设计 被引量：2
10
作者 吉小冬 孙玲 包志华 《中国集成电路》 2006年第8期49-52,共4页
采用0.6μmCMOS工艺实现了一种CMOS工艺单片集成有源电感的设计,其电路原理图由2个N型场效应晶体管和2个P型场效应晶体管构成,电感值可受直流偏置控制,占用面积小。仿真结果表明,该有源电感电路的工作频率范围为1MHz-1GHz,600MHz频率处... 采用0.6μmCMOS工艺实现了一种CMOS工艺单片集成有源电感的设计,其电路原理图由2个N型场效应晶体管和2个P型场效应晶体管构成,电感值可受直流偏置控制,占用面积小。仿真结果表明,该有源电感电路的工作频率范围为1MHz-1GHz,600MHz频率处电感的Q值达到26,等效电感值为400nH。 展开更多
关键词 有源电感 单片集成 CMOS工艺 场效应晶体管 频率范围 电路原理图 直流偏置 仿真结果
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一种射频识别卡电路的可测性设计
11
作者 李环 居水荣 景为平 《电子与封装》 2013年第4期26-30,45,共6页
随着CMOS器件进入深亚微米阶段,集成电路的规模、复杂度以及测试成本都急剧提高,与此同时人们对集成电路的可靠性要求也越来越高。集成电路系统的测试是一个费时而艰巨的过程,必须综合考虑到测试的功能、性能等诸多问题,并能以较低的成... 随着CMOS器件进入深亚微米阶段,集成电路的规模、复杂度以及测试成本都急剧提高,与此同时人们对集成电路的可靠性要求也越来越高。集成电路系统的测试是一个费时而艰巨的过程,必须综合考虑到测试的功能、性能等诸多问题,并能以较低的成本来实现较高质量的测试,因此对超大规模集成电路的测试研究已成为IC设计中不可缺少的一部分。而可测试性设计(DFT)就是通过增加辅助电路来降低电路的测试难度、从而降低其测试成本的一种测试。文章针对一款非接触式射频卡电路,分析了其工作原理和模块组成,研究了其测试电路,通过对输出端口信息的测试,可以清楚地知道内部各模块的功能与性能,达到了验证电路可靠性的目的。 展开更多
关键词 非接触式 射频卡 可测试性设计
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面向全同态加密的有限域FFT算法FPGA设计 被引量：15
12
作者 施佺 韩赛飞 +3 位作者 黄新明 孙玲 谢星 唐天泽 《电子与信息学报》 EI CSCD 北大核心 2018年第1期57-62,共6页
大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个16×24 bit... 大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个16×24 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度。与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性。 展开更多
关键词 全同态加密 大数乘法 有限域快速傅里叶变换 现场可编程门阵列
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一种新的8B/10B编解码设计 被引量：3
13
作者 刘文杰 施佺 +1 位作者 郭林 孙玲 《光通信技术》 CSCD 北大核心 2012年第12期52-54,共3页
在分析8B/10B编解码规则和输入信号与对应数据间逻辑关系的基础上,提出了一种新的编解码和游程值计算方法,完成了编解码电路的可综合Verilog HDL语言设计,并在Quartus Ⅱ和ModelSim软件环境下实现了电路综合及仿真。仿真结果表明,该方... 在分析8B/10B编解码规则和输入信号与对应数据间逻辑关系的基础上,提出了一种新的编解码和游程值计算方法,完成了编解码电路的可综合Verilog HDL语言设计,并在Quartus Ⅱ和ModelSim软件环境下实现了电路综合及仿真。仿真结果表明,该方法与现有8B/10B编解码方案相比,最大工作频率显著提高,资源占用相对较少且可靠性得到增强。 展开更多
关键词 8B 10B Veri LOG HDL FPGA
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基于UVM的验证平台设计研究 被引量：9
14
作者 王国军 景为平 《微电子学与计算机》 CSCD 北大核心 2016年第7期164-168,共5页
提出了一种采用UVM(Universal Verification Methodology)验证方法学设计出的适合超高频RFID芯片解码系统的验证平台.该验证平台相比于传统验证平台具有重用性强、层次化合理、效率高、验证自动化等优点,且该验证平台以覆盖率驱动,显著... 提出了一种采用UVM(Universal Verification Methodology)验证方法学设计出的适合超高频RFID芯片解码系统的验证平台.该验证平台相比于传统验证平台具有重用性强、层次化合理、效率高、验证自动化等优点,且该验证平台以覆盖率驱动,显著提高了验证的效率和质量.现该验证平台已成功应用于一款超高频RFID标签芯片解码系统的设计验证,得到了期望的覆盖率,满足设计要求. 展开更多
关键词 UVM RFID 验证平台 覆盖率 DUT
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一种用于片上网络的异步共享FIFO设计 被引量：4
15
作者 刘炎华 孙玲 赖宗声 《微电子学与计算机》 CSCD 北大核心 2013年第7期159-162,共4页
针对片上网络(NoC),本文提出一种能被多个输入端口共享的新型异步FIFO结构.与传统FIFO结构相比,共享FIFO能提高片上网络FIFO单元的利用率.实验结果表明,采用共享FIFO结构片上网络吞吐量和平均延时较传统FIFO结构片上网络有着明显改善.
关键词 片上网络 片上路由器 共享FIFO 吞吐量 平均延时
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新型流水线ADC的设计与分析 被引量：7
16
作者 程梦璋 景为平 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第6期930-933,共4页
设计和分析了一种新型的流水线式模数转换器。电路设计主要包括一种开关采样差分折叠式共源共栅增益级、两个时钟控制动态比较器组成的两位模数转换器、两位数模转换器。由于采用了电容下极板采样、全差分和开关栅电压自举,有效地消除... 设计和分析了一种新型的流水线式模数转换器。电路设计主要包括一种开关采样差分折叠式共源共栅增益级、两个时钟控制动态比较器组成的两位模数转换器、两位数模转换器。由于采用了电容下极板采样、全差分和开关栅电压自举,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了模数转换器的线性度、信噪比、转换精度和速度。该转换器的设计是在0.6μm CMOS工艺下实现,转换器在采样频率为5MHz、信号频率为500kHz时功耗为70mW;SFDR为80 dB。 展开更多
关键词 折叠式 流水线 采样 呆持电路 信噪比
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CMOS环型压控振荡器的设计 被引量：7
17
作者 程梦璋 景为平 《电子科技大学学报》 EI CAS CSCD 北大核心 2009年第2期305-308,共4页
设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益,较好的线性范围,较低的相位噪声。应用复制偏置电路,对差分环型压控振荡器的控制电压进行复制,通过对压控振荡器相位噪声的计算和分析,以提高对环型... 设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益,较好的线性范围,较低的相位噪声。应用复制偏置电路,对差分环型压控振荡器的控制电压进行复制,通过对压控振荡器相位噪声的计算和分析,以提高对环型压控振荡器电源电压噪声和衬底噪声的抑制。该设计和分析是基于上华0.5μmCMOS工艺,当控制电压从1～3V变化时,相应的振荡频率为100～500MHz;在偏离中心频率1kHz、10kHz、100kHz和1MHz频率处得到的相位噪声分别为?50dBc/Hz、?75dBc/Hz、?98dBc/Hz和?120dBc/Hz。 展开更多
关键词 延迟单元 相位噪声 时间抖动 压控振荡器
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基于FPGA的HDMI_CEC设计与实现 被引量：2
18
作者 孙玲 刘文杰 +1 位作者 施佺 蒋斌 《电视技术》 北大核心 2013年第17期87-90,共4页
在分析CEC协议的基础之上,提出了一种利用较少的逻辑资源实现CEC功能模块的方案,利用可综合的Verilog语言在Quartus II 10.0及ModelSim 6.5g平台下完成了电路的设计综合仿真及FPGA验证。从仿真验证结果看,本设计与HDMI接口结合后能运用... 在分析CEC协议的基础之上,提出了一种利用较少的逻辑资源实现CEC功能模块的方案,利用可综合的Verilog语言在Quartus II 10.0及ModelSim 6.5g平台下完成了电路的设计综合仿真及FPGA验证。从仿真验证结果看,本设计与HDMI接口结合后能运用于各类音视频传输系统。 展开更多
关键词 消费电子控制 高清晰度多媒体接口 现场可编程逻辑门阵列
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基于MSP430的双界面读卡器设计 被引量：2
19
作者 杨玲玲 谢星 +1 位作者 孙玲 吴烨 《现代电子技术》 2014年第16期18-20,23,共4页
市场对双界面智能卡的需求不断增多,这也加速了双界面读卡器产业的发展。在此主要介绍一种基于MSP430的双界面读卡器的设计,给出硬件系统的电路设计方法以及软件架构。该系统以MSP430F5418为主控芯片,同时主要对接触式读卡电路和非接触... 市场对双界面智能卡的需求不断增多,这也加速了双界面读卡器产业的发展。在此主要介绍一种基于MSP430的双界面读卡器的设计,给出硬件系统的电路设计方法以及软件架构。该系统以MSP430F5418为主控芯片,同时主要对接触式读卡电路和非接触式读卡电路进行了设计和实现。接触式模块符合ISO7816标准要求,非接触读卡电路模块内嵌CL RC632,采用13.56 MHz非接触射频技术进行读/写。测试结果表明,该读卡器系统性能稳定、实用性强,具有很好的市场推广价值。 展开更多
关键词 双界面智能卡 MSP430F5418 读卡器 CL RC632
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基于VerilogHDL的IP核参数化设计 被引量：3
20
作者 徐晨 袁红林 《微电子学与计算机》 CSCD 北大核心 2005年第12期85-88,共4页
指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系。在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP。IP核由VerilogHDL和ECP扩展的语句混合编... 指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系。在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP。IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件。应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力。作为一个IP核参数化设计的实例,介绍了C*Core系统中断控制IP的参数化设计过程,给出了FPGA验证的结果。 展开更多
关键词 IP核 参数化设计 VERILOGHDL 编译预处理 中断控制IP
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