题名 适用于高速SerDes系统的新型CTLE设计
1
作者
张莹 刘珂 刘兴辉
机构
辽宁大学物理学院 山东芯慧微电子科技有限公司
出处
《电子设计工程》
2025年第9期62-67,共6页
基金
辽宁省自然科学基金资助项目(2021-MS-148)。
文摘
在高速SerDes系统中,随着数据传输速率越来越高,信道对数据高频分量的衰减越来越严重。为解决传统连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)高频补偿能力欠缺和无法适应不同信道衰减的问题,该文在传统CTLE的基础上,级联低频均衡器,该均衡器采用双路源极负反馈电阻电容差分结构,对低频信号实现补偿的同时,通过源极负反馈电阻和电容引入了一对零极点,可实现对高频信号的二次补偿;同时,该CTLE的源极负反馈电阻电容可调,可实现零极点位置改变,产生不同的增益补偿,达到适应不同信道衰减的目的。在TSMC 28 nm CMOS工艺下,该CTLE在数据传输速率12.5 Gbps下高频补偿最高达20.5 dB,均衡范围为15.4~20.5 dB,眼图的平均张开度可达到0.92 UI。
关键词
高速SerDes 连续时间线性均衡器 高频补偿 低频补偿 眼图
Keywords
high-speed SerDes Continuous Time Linear Equalizer high frequency compensation low frequency compensation eye diagram
分类号
TN432
[电子电信—微电子学与固体电子学]
题名 基于RISC-V的IDEA协处理器设计
2
作者
石永超 高树静 秋小强 杨海钢
机构
青岛科技 大学 山东 产业技术研究院山东芯慧微电子科技有限公司
出处
《电子设计工程》
2025年第6期6-9,15,共5页
基金
国家自然科学基金(61876172)。
文摘
文中通过扩展指令,在芯来蜂鸟E203 MCU上实现了IDEA(International Data Encryption Algorithm)加解密算法的协处理器,并对算法核进行改进,将用辗转相除法求模乘逆元换成了基于费马小定理的实现方式,在此基础上组成了异构计算的RISC-V SOC。与无扩展指令的IDEA加解密相比,IDEA的运算速度提升了319倍,在联华28 nm工艺下,其面积是14977μm^(2),吞吐率可达740 Mbps,最大时钟频率可达104 MHz。IDEA协处理器在时钟频率100 MHz下,数据吞吐率可达116.364 Mbps。
关键词
RISC-V 协处理器 扩展指令 IDEA算法
Keywords
RISC-V coprocessor extended instructions IDEA algorithm
分类号
TN492
[电子电信—微电子学与固体电子学]
题名 双端口SRAM抗写干扰结构的优化设计
被引量：2
3
作者
李学瑞 秋小强 刘兴辉
机构
辽宁大学物理学院 山东芯慧微电子科技有限公司
出处
《半导体技术》
CAS
北大核心
2023年第7期617-623,共7页
基金
辽宁省自然科学基金资助项目(2021-MS-148)。
文摘
针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。
关键词
双端口静态随机存储器(SRAM) 位线电平复制 写干扰 控制逻辑 数据写入时间
Keywords
dual-port static random access memory(SRAM) bit line level replication write interference control logic data write time
分类号
TN791
[电子电信—电路与系统]
TN432
[电子电信—微电子学与固体电子学]
题名 含失调补偿的高速灵敏放大器的设计
4
作者
肖世周 贾一平 杨海钢 秋小强
机构
中国科学院空天信息创新研究院 中国科学院大学电子 电气与通信工程学院 山东芯慧微电子科技有限公司
出处
《电子设计工程》
2022年第24期115-119,124,共6页
文摘
灵敏放大器被用于静态随机存储器中数据的读出,该文针对灵敏放大器的灵敏度及响应速度问题,基于锁存器型灵敏放大器结构,通过对电路的失调来源进行推导,提出一种利用线性电流的反馈进行失调补偿的电压型灵敏放大器。该电路采用UMC 65 nm工艺,仿真结果表明,改进后电路的灵敏度为50 mV,后仿延时为47 ps,数据读出延时为139.4 ps,功耗延时积为2.006×10^(-24)J·s,且电路的延时、功耗延时积受PVT影响较小。与传统结构的电路相比,灵敏放大器失调电压标准差降低了48.57%,数据读出时总延时为原来的51.42%。
关键词
灵敏放大器 失调电压 失调补偿 功耗延时积
Keywords
sense amplifier offset voltage offset compensation power delay product
分类号
TN432
[电子电信—微电子学与固体电子学]
题名 基于FPGA的GFP通用成帧协议系统设计
5
作者
王秀翠 王彬
机构
山东 商业职业技术学院云计算技术与应用产业学院山东芯慧微电子科技有限公司
出处
《信息技术与信息化》
2023年第3期197-200,共4页
文摘
为了提高以太网到同步数字体系(synchronous digital hierarchy,SDH)的映射速度,打破以太网技术的局限性,提出了基于现场可编程门阵列(field programmable gate array,FPGA)的通用成帧规程(generic framing procedure,GFP)通用成帧协议系统的设计方法。首先描述了GFP协议原理及其帧格式,并详细阐述了帧格式中各个字段的作用;然后,分别对GFP接收和发送两个功能模块进行了架构设计、接口设计和各个子模块的划分;同时,阐述了各个子模块的作用;最后采用Verilog HDL语言编码实现了各个功能模块及仿真验证,并在FPGA硬件板卡上完成了系统测试。经验证,该设计符合业界对GFP协议的应用需求。
关键词
以太网 SDH FPGA GFP Verilog HD
分类号
TP393.11
[自动化与计算机技术—计算机应用技术]
TN791
[电子电信—电路与系统]
题名 基于FPGA的IP分片重组系统设计
6
作者
王彬 王秀翠
机构
山东芯慧微电子科技有限公司 山东 商业职业技术学院云计算技术与应用产业学院
出处
《信息技术与信息化》
2023年第1期96-99,共4页
文摘
针对一般通信设备的数据处理能力无法满足复杂程度越来越高、数据量越来越大的网络通信要求,提出了基于现场可编程门阵列(fi eld programmable gate array,FPGA)的网际互连协议(internet protocol,IP)分片重组系统。首先,分析了传输控制协议/网际协议(transmission control protocol/internet protocol,TCP/IP)协议中,IP层的数据格式及特征;然后,结合FPGA具有硬件并行性和数据处理延迟固定等特点,对IP分片数据报重组模块及其内部重组仲裁子模块的架构进行了设计;同时,详细描述了哈希算法及IP分片数据报重组算法;最后,完成了系统模块的接口设计、编码实现及仿真和硬件验证。通过仿真验证和硬件板级验证,该设计能够快速定位当前IP分片数据报的所属分组,并完成重组,大大提高TCP/IP的传输效率。
关键词
网络通信 FPGA TCP/IP IP分片 哈希算法
分类号
TN791
[电子电信—电路与系统]
TN915.04
[电子电信—通信与信息系统]
题名 基于AHB总线的全双工DMA控制器设计
7
作者
陈逸风 高树静 秋小强 高丽江 杨海钢
机构
青岛科技 大学
出处
《电子设计工程》
2025年第10期1-5,共5页
基金
国家自然科学基金(61876172)。
文摘
为提高可重构片上系统(SoC)的启动速度,降低嵌入式可重构阵列(eFPGA)的配置时间,针对现有基于AHB总线的直接内存存取(DMA)控制器不能同时执行读写操作的问题,设计并实现了基于AHB总线可以同时读写的全双工DMA控制器。该DMA控制器通过两个精简AHB Master分离AHB总线读写通道,实现DMA控制器的并行读写操作。该控制器支持突发传输和多种传输位宽,支持链表结构实现非连续物理内存区域传输,进一步提高了设计的通用性。仿真结果表明,在可重构SoC应用中,相比于半双工DMA控制器,该DMA控制器可以实现更快的码流搬运速度,配置时间缩短约55%,综合面积减少约19.6%。
关键词
DMA控制器 可重构SoC 集成电路设计 AHB总线 并行传输
Keywords
DMA controller reconfigurableSoC integratedcircuitdesign AHB bus paralleltransmission
分类号
TN492
[电子电信]
题名 应用于eFPGA的乘加运算单元设计
8
作者
李春锋 卢丽珍 余彬 舒毅 范迪
机构
河南天通电力有限公司
出处
《山东科技大学学报(自然科学版)》
2025年第2期104-114,共11页
基金
国家语委“十三五”科研规划项目(YB135-125)。
文摘
针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题,提出一种新型乘加运算单元设计结构,以提升乘加单元资源利用率,充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能基础上,增加了对常用INT8/16/32量化位宽数据的单指令多数据SIMD运算结构支持,并对位宽扩展后的部分积生成器、压缩树分割方法及并行前缀加法器结构进行了优化,以降低核心乘加单元通路延迟。乘加运算单元采用UMC 28 nm工艺实现,仿真与实验结果表明,乘加单元满足功能正确性要求,在神经网络应用测试电路综合结果上的资源利用率提升1.37~3.05倍。
关键词
嵌入式可编程逻辑阵列 数字运算单元 乘加器 Booth算法
Keywords
eFPGA digital arithmetic unit multiplier Booth algorithm
分类号
TP332.2
[自动化与计算机技术]
