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题名一种高速SerDes接收端浮动抽头DFE
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作者
孙浩译
赵宏亮
刘雯
苗玉方
刘珂
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机构
辽宁大学物理学院
山东芯慧微电子科技有限公司
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出处
《半导体技术》
北大核心
2025年第9期922-928,共7页
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基金
国家自然科学基金青年科学基金(12404456)。
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文摘
为解决高速通信中背板信道的各种非理想因素对高速串行器/解串器(SerDes)中数据传输产生的码间干扰(ISI)问题,基于28 nm CMOS工艺设计了一款固定抽头与浮动抽头结构相结合的判决反馈均衡器(DFE)电路。固定抽头采用半速率预处理结构,对数据均衡的同时满足高速数据传输中关键路径的时序要求。浮动抽头中使用多路数据选择器对最佳抽头位置进行选择,以消除远离主标分量处的码间干扰。接收器版图面积为554.3μm×508.6μm,该DFE在最高12.5 Gbit/s的传输速率下,可实现信道衰减为23.024 dB的数据均衡,均衡后的眼图水平张开度可达0.88 UI。测试结果表明,误码率(BER)小于10^(-12),集成误码率测试仪(IBERT)测试眼图水平张开度为0.55 UI。
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关键词
串行器/解串器(SerDes)
判决反馈均衡器(DFE)
浮动抽头
固定抽头
接收器
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Keywords
serializer/deserializer(SerDes)
decision feedback equalizer(DFE)
floating tap
fixed tap
receiver
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分类号
TN79
[电子电信—电路与系统]
TN432
[电子电信—微电子学与固体电子学]
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题名应用于eFPGA的乘加运算单元设计
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作者
李春锋
卢丽珍
余彬
舒毅
范迪
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机构
河南天通电力有限公司
山东科技大学电子信息工程学院
山东产研集成电路产业研究院有限公司
山东芯慧微电子科技有限公司
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出处
《山东科技大学学报(自然科学版)》
北大核心
2025年第2期104-114,共11页
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基金
国家语委“十三五”科研规划项目(YB135-125)。
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文摘
针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题,提出一种新型乘加运算单元设计结构,以提升乘加单元资源利用率,充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能基础上,增加了对常用INT8/16/32量化位宽数据的单指令多数据SIMD运算结构支持,并对位宽扩展后的部分积生成器、压缩树分割方法及并行前缀加法器结构进行了优化,以降低核心乘加单元通路延迟。乘加运算单元采用UMC 28 nm工艺实现,仿真与实验结果表明,乘加单元满足功能正确性要求,在神经网络应用测试电路综合结果上的资源利用率提升1.37~3.05倍。
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关键词
嵌入式可编程逻辑阵列
数字运算单元
乘加器
BOOTH算法
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Keywords
eFPGA
digital arithmetic unit
multiplier
Booth algorithm
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分类号
TP332.2
[自动化与计算机技术—计算机系统结构]
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题名双端口SRAM抗写干扰结构的优化设计
被引量：2
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作者
李学瑞
秋小强
刘兴辉
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机构
辽宁大学物理学院
山东芯慧微电子科技有限公司
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出处
《半导体技术》
CAS
北大核心
2023年第7期617-623,共7页
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基金
辽宁省自然科学基金资助项目(2021-MS-148)。
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文摘
针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。
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关键词
双端口静态随机存储器(SRAM)
位线电平复制
写干扰
控制逻辑
数据写入时间
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Keywords
dual-port static random access memory(SRAM)
bit line level replication
write interference
control logic
data write time
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分类号
TN791
[电子电信—电路与系统]
TN432
[电子电信—微电子学与固体电子学]
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