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基于深度学习的前沿视频异常检测方法综述
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作者 李南君 聂秀山 +2 位作者 李拓 邹晓峰 王长红 《计算机应用研究》 北大核心 2025年第3期663-676,共14页
视频异常事件检测逐渐成为计算机视觉领域的研究热点之一,具有重要研究意义和应用价值。近年来,以卷积神经网络为核心的深度学习技术在多项机器视觉任务中展现优异性能,极大地启发了其在视频异常事件检测领域的应用。为此,对近年来基于... 视频异常事件检测逐渐成为计算机视觉领域的研究热点之一,具有重要研究意义和应用价值。近年来,以卷积神经网络为核心的深度学习技术在多项机器视觉任务中展现优异性能,极大地启发了其在视频异常事件检测领域的应用。为此,对近年来基于深度学习的视频异常事件检测相关研究进行全面梳理与系统归纳。首先,根据视频异常检测实现流程的三个核心要素,即检测模式、样本设置及学习/推理机制,提出一种由浅入深的多级分类方案,面向前沿深度学习方法开展逐类概述并提炼代表性算法数学模型,同时聚焦现有方法的局限性进行阐述;其次,介绍本领域主流的基准测试数据集,汇总并对比当前先进方法在不同数据集上的检测性能;最后,围绕复杂光照/天气条件、多模态图像显著融合、可语义解释及自适应场景感知四个方面对未来重点研究方向进行讨论和展望,期望为该领域的后续研究提供借鉴与参考。 展开更多
关键词 智能监控 视频异常检测 深度学习 卷积神经网络 生成对抗网络
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可重构高速数据加密系统设计和实现 被引量:6
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作者 王凯 刘凯 +3 位作者 李拓 符云越 刘唐 王骞 《电子测量技术》 北大核心 2021年第19期8-15,共8页
为解决SM4传统加解密方式存在的速度慢、效率低、占用CPU计算资源的问题,提出了一种可重构高速数据加密系统。该系统基于Xilinx Virtex UltraScale VU9p FPGA,利用PCIe热插拔特性,可快速应用于办公主机或服务器,通过PCIe高速接口实现数... 为解决SM4传统加解密方式存在的速度慢、效率低、占用CPU计算资源的问题,提出了一种可重构高速数据加密系统。该系统基于Xilinx Virtex UltraScale VU9p FPGA,利用PCIe热插拔特性,可快速应用于办公主机或服务器,通过PCIe高速接口实现数据的快速传输,在FPGA内实现并行可调度SM4算法逻辑,设计有专用DMA模块,实现旁路主机CPU传输明文密文,减少主机端资源占用;采用FPGA实现的加解密系统具备可重构性,大大降低了算法迭代的硬件成本。系统分析测试和实验结果表明,该系统实现了数据的高速可靠传输与加密,总线速率达到8 GT/s,能有效满足大容量数据快速加解密的需求;采用并行可调度流水线加解密,较CPU实现方式,加解密速率提升约25.78倍。 展开更多
关键词 PCIe高速总线 SM4加解密 直接存储器访问 高速数据传输 现场可编程门阵列(FPGA)
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基于SystemVerilog的图像采集压缩卡芯片验证平台设计 被引量:2
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作者 王凯 王骞 +2 位作者 符云越 李拓 刘凯 《电子测量技术》 北大核心 2021年第20期29-36,共8页
验证平台对视频采集压缩卡芯片的开发设计有重要作用。针对传统的验证平台在代码覆盖率以及测试效率方面存在的不足,设计了一款基于SystemVerilog搭建的验证平台,该验证平台采用面向对象程序语言设计,其中,PCIe host(RP)端采用Xilinx I... 验证平台对视频采集压缩卡芯片的开发设计有重要作用。针对传统的验证平台在代码覆盖率以及测试效率方面存在的不足,设计了一款基于SystemVerilog搭建的验证平台,该验证平台采用面向对象程序语言设计,其中,PCIe host(RP)端采用Xilinx IP建模链路层和物理层,保证了PCIe总线环境与真实主机板卡环境相同;外部验证环境采用SystemVerilog分层设计的方法,并采用类思想进行上层验证环境设计,使较多验证组件能够移植至同一接口协议的不同类SoC;此外,在自动化验证阶段,通过仿真报告自动判断case状态,调整随机基准以及在覆盖率报告中追踪未覆盖模块路径,极大地改善了代码的边角覆盖情况,加速了回归收敛。从采集压缩仿真过程、验证自动化以及覆盖率3个方面对该验证平台进行了分析,结果表明,该验证平台可快速完成相似设计的验证模组横向移植,提高相似功能芯片的验证可靠性,节省人力,加快仿真进度,加速覆盖率收敛,缩短验证周期,增加流片成功率。 展开更多
关键词 SYSTEMVERILOG 功能验证 自动化验证 覆盖率收敛
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基于忆阻器的组合逻辑电路设计 被引量:1
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作者 姬超 李拓 +1 位作者 邹晓峰 张璐 《半导体技术》 CAS 北大核心 2022年第8期649-659,共11页
基于忆阻器的数字逻辑电路为探索先进的计算体系结构开辟了新的途径。在多种基于忆阻器的逻辑设计方法中,忆阻器比例逻辑(MRL)可以与传统CMOS工艺兼容制备出基本的门电路元件。简化了CMOS结构,仅单独使用NMOS管与忆阻器级联可以实现各... 基于忆阻器的数字逻辑电路为探索先进的计算体系结构开辟了新的途径。在多种基于忆阻器的逻辑设计方法中,忆阻器比例逻辑(MRL)可以与传统CMOS工艺兼容制备出基本的门电路元件。简化了CMOS结构,仅单独使用NMOS管与忆阻器级联可以实现各种逻辑门单元。随后根据所提出的方案设计了编码器、解码器、全加器、乘法器等,并使用LTspice软件进行信号仿真,模拟结果与真值表完全一致。与传统的逻辑电路进行比较,该设计方案大量节省了元件数量,并且部分电路设计不需要为晶体管提供额外的独立电源,因此应用在更复杂的电路中可以大大节省芯片集成面积,为传统集成电路技术提供了一种有前途的替代方案。 展开更多
关键词 忆阻器 组合逻辑 LTspice仿真 异或门 全加器
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