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题名基于数字自校准的14位SAR ADC的设计
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作者
蓝菁辉
申人升
夏瑞彤
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机构
大连理工大学微电子学院
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出处
《中国集成电路》
2023年第9期30-36,共7页
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文摘
为了降低电容型模数转换器(ADC)中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型(SAR)ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2 V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 mW,有效位数为13.45 bit,信噪失真比(SNDR)为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。
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关键词
逐次逼近型模数转换器
电容失配
自校准
高速模数转换器
分段电容结构
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Keywords
successive approximation analog-to-digital converter
capacitor mismatch
self-calibration
high speed ADC
segmented capacitance structure
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分类号
TN792
[电子电信—电路与系统]
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题名一种基于频率预测算法的快速锁定全数字锁相环
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作者
谭宁禹
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机构
大连理工大学微电子学院
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出处
《电子产品世界》
2020年第3期73-75,共3页
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文摘
近年来,5G和物联网应用对片上系统时钟提出了新的需求。锁相环在片内发挥着重要的作用,以产生不同的时钟源。这些新需求的主要关注点快速锁定、低功耗、低噪声和小面积。随着CMOS工艺的发展,模拟锁相环的工作电压逐渐降低,其设计面临着巨大的挑战。根据市场需求,采用全数字锁相环(ADPLL)进行数字设计,以减少设计时间和设计工作量。此外,使用标准单元实现的ADPLL不仅可以加快设计时间,而且可以提高可移植性。当系统处于休眠状态时,锁相环功耗控制着系统的待机功耗。因此,如果锁相环可以快速锁定频率和相位,锁相时间就可以减少,这样锁相环就可以在低功率模式下关闭。本文提出了一种基于频率预测算法的快速锁定ADPLL。该锁相环在中芯国际130 nm CMOS工艺中进行了实现和验证。
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关键词
全数字锁相环
快速锁定
频率预测算法
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分类号
TN911.8
[电子电信—通信与信息系统]
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