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采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s并转串/串转并接口
1
作者
文溢
陈建军
+2 位作者
黄俊
姚啸虎
刘衡竹
《电子与信息学报》
EI
CSCD
北大核心
2023年第11期3984-3990,共7页
该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡...
该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55℃~125℃,电源电压覆盖0.9 V±10%,误码率小于1E-12。
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关键词
串转并/并转串接口
连续时间线性均衡器
判决反馈均衡器
最小均方根算法
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职称材料
题名
采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s并转串/串转并接口
1
作者
文溢
陈建军
黄俊
姚啸虎
刘衡竹
机构
国防科技大学计算机科学学院先进微处理器芯片与系统重点实验室
出处
《电子与信息学报》
EI
CSCD
北大核心
2023年第11期3984-3990,共7页
基金
国家自然科学基金(61974163,62174180)。
文摘
该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55℃~125℃,电源电压覆盖0.9 V±10%,误码率小于1E-12。
关键词
串转并/并转串接口
连续时间线性均衡器
判决反馈均衡器
最小均方根算法
Keywords
Serializer/Deserializer(SerDes)interface
Continuous Time Linear Equalizer(CTLE)
Decision Feedback Equalizer(DFE)
Least Mean Square(LMS)algorithm
分类号
TN43 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s并转串/串转并接口
文溢
陈建军
黄俊
姚啸虎
刘衡竹
《电子与信息学报》
EI
CSCD
北大核心
2023
0
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