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低失调高摆率轨对轨运算放大器的设计
1
作者 陶金龙 沈睿婷 陈红梅 《电子测量与仪器学报》 北大核心 2025年第6期264-273,共10页
随着电子器件工艺的进步,芯片工作电压降低,对对轨运算放大器的性能要求越来越高,特别是在失调电压、摆率等关键参数方面。因此设计了一种低失调、高摆率轨对轨运算放大器,通过将一个高增益低带宽运算放大器和低增益高带宽结构进行级联... 随着电子器件工艺的进步,芯片工作电压降低,对对轨运算放大器的性能要求越来越高,特别是在失调电压、摆率等关键参数方面。因此设计了一种低失调、高摆率轨对轨运算放大器,通过将一个高增益低带宽运算放大器和低增益高带宽结构进行级联,基于电流分配原理,实现输入级在轨对轨共模电压范围内的恒跨导;输出级采用前馈式AB类推挽放大器实现轨对轨输出,输出驱动能力强,同时设计了摆率增强电路来提升输入较大时输出摆率较低的不足,进一步提升了输出响应速度,增加了运放工作带宽;此外,为克服工艺偏差导致失调,在运算放大器输入级增加了数字熔丝对运放负载进行修调。最后,通过采用嵌套式密勒补偿实现运放工作稳定。后仿真结果表明,在2.2~5.5 V电源电压下,该运算放大器在1 kΩ和100 pF负载下具有10 MHz的增益带宽积,145 dB的开环电压增益62°相位裕度和11 V/μs的输出摆率以及最高70μV的失调电压。相较于其他轨对轨运算放大器设计,该设计通过修调技术有效降低了失调电压,并通过摆率增强电路显著提高了输出摆率,使得该运算放大器在有限功耗下能够驱动大负载,同时具备较高精度和性能表现。 展开更多
关键词 轨对轨 恒跨导 摆率增强 熔丝修调 class AB
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层次化架构嵌入式多核处理器原型设计及其编程研究 被引量：1
2
作者 侯宁 赵红梅 +1 位作者 张多利 高明伦 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2014年第11期1322-1327,共6页
VLSI技术进步和应用驱动使多核技术成为主流的微处理器设计技术。多核处理器作为一种时空域器件,应把超级计算机作为多核处理器的设计参考系,其主流架构将最终收敛到"小核、大阵列、层次化"上。文章利用Xilinx Virtex5-330TF... VLSI技术进步和应用驱动使多核技术成为主流的微处理器设计技术。多核处理器作为一种时空域器件,应把超级计算机作为多核处理器的设计参考系,其主流架构将最终收敛到"小核、大阵列、层次化"上。文章利用Xilinx Virtex5-330TFPGA器件,设计实现了一款集成16个处理核的具备层次化架构特征的嵌入式多核处理器原型芯片,工作频率为90 MHz。多核处理器利用层次化的体系架构、灵活的片上互连、多种同步机制以及合理的并行程序模型,成功加载了实时视频淡入淡出(fade-in-fade-out)混叠应用(320×240,30帧/s)。基于该多核处理器架构,研究比较了粗粒度和细粒度2种并行编程模型。细粒度模型的多核同步操作稍复杂,但很好地掩盖了应用的串行操作时间,对视频淡入淡出混叠应用的加速比可达6.97。 展开更多
关键词 层次化 多核处理器 FPGA器件 并行编程模型 视频混叠
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一种通用的视频/图像混合器设计研究 被引量：1
3
作者 张多利 宋宇鲲 +1 位作者 杜高明 贾靖华 《电子测量与仪器学报》 CSCD 2010年第1期90-95,共6页
显示输出融合在高端智能综合仪器仪表中具有广泛的应用,本文设计了一款通用的多路视频/图像混合器。最多支持四路不同分辨率率、不同类型的视频/图像。包括从VGA到UXGA动态视频、采用轨迹刷新模式的彩色或单色图形视频,也可以是准静态... 显示输出融合在高端智能综合仪器仪表中具有广泛的应用,本文设计了一款通用的多路视频/图像混合器。最多支持四路不同分辨率率、不同类型的视频/图像。包括从VGA到UXGA动态视频、采用轨迹刷新模式的彩色或单色图形视频,也可以是准静态的窗口图像。介绍了该设计的功能定义思路,体系结构,并基于该设计完成了一个测试装置的显示输出系统的设计。讨论了其中的三个关键模块设计方法。包括:1)视频混合模块数据通道设计;2)一个改进的低成本、高质量的视频流缩放器,用于支持对输入视频或输出视频进行分辨率调整;3)一种新颖的外设配置数据加载器,可以替代MCU对外设进行配置载入,降低系统成本。 展开更多
关键词 视频混合 视频缩放 外设配置
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多核SoC可扩展性设计技术研究
4
作者 杜高明 张多利 汤益华 《电子测量与仪器学报》 CSCD 2008年第6期33-37,共5页
近年来,使用多核SoC代替传统的单处理器系统,在提高系统并行性方面显示出了巨大的优势。本文在已有层次化总线结构MPSoC的基础上,研究多核SoC原型芯片可扩展性设计问题。在RTL级设计了上述平台,并用FPGA进行原型验证,以流水矩阵乘法为... 近年来,使用多核SoC代替传统的单处理器系统,在提高系统并行性方面显示出了巨大的优势。本文在已有层次化总线结构MPSoC的基础上,研究多核SoC原型芯片可扩展性设计问题。在RTL级设计了上述平台,并用FPGA进行原型验证,以流水矩阵乘法为例研究其在不同工作负载下的加速比变化。实验结果表明,在6个处理器的情形下,循环次数为6次时加速比仅为4.10;随着循环次数增多,加速比可达5.48。研究表明多核层次化总线原型芯片的性能提升百分比以及面积增加百分比与处理器数目成正比。可以通过增加处理器的数目来提升MPSoC原型芯片的性能。 展开更多
关键词 多核SoC 原型芯片 可扩展性设计 双层总线 加速比
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使用排队论模型对FIFO深度的研究 被引量：10
5
作者 宋宇鲲 王锐 +1 位作者 胡永华 高明伦 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z3期2485-2487,共3页
长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIF... 长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。 展开更多
关键词 排队论 FIFO深度 FIFO模型 可重构系统芯片
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可配置非幂方分频器的全新设计方法 被引量：7
6
作者 张多利 李丽 +1 位作者 高明伦 程作仁 《电子学报》 EI CAS CSCD 北大核心 2002年第8期1250-1252,共3页
本文采用基于计数空间完全划分和周期插入控制计数过程方法设计了非幂方分频器 ,采用这种全新思路设计的非幂方分频器分频范围很宽 ,分频输出对后续分频支持好 ,非常适用于通讯接口中的波特率时钟设计 .此外 ,这种设计思路对系统定时电... 本文采用基于计数空间完全划分和周期插入控制计数过程方法设计了非幂方分频器 ,采用这种全新思路设计的非幂方分频器分频范围很宽 ,分频输出对后续分频支持好 ,非常适用于通讯接口中的波特率时钟设计 .此外 ,这种设计思路对系统定时电路和节拍控制电路设计也有一定的借鉴意义 . 展开更多
关键词 可配置 非幂方分频器 Verlog-HDL 周期插入控制 分频范围
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一种多位计数器的设计方法 被引量：8
7
作者 高明伦 许海辉 张多利 《电子测量与仪器学报》 CSCD 2007年第3期79-82,共4页
本文提出了一种设计多位计数器的方法,以及该方法的相关原理和算法。该方法先把多位计数器拆分成多个较小计数器,从而构造出多周期路径,然后通过施加多周期路径约束实现高性能的多位计数器,其本质是逻辑平衡思想的衍生。采用该法设计的... 本文提出了一种设计多位计数器的方法,以及该方法的相关原理和算法。该方法先把多位计数器拆分成多个较小计数器,从而构造出多周期路径,然后通过施加多周期路径约束实现高性能的多位计数器,其本质是逻辑平衡思想的衍生。采用该法设计的多位计数器比采用传统方法设计的计数器,在频率、面积、功耗这三个性能指标上都有明显的改善。 展开更多
关键词 计数器 逻辑平衡 多周期路径 综合
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高性能可配置带隙基准源的设计 被引量：4
8
作者 尹勇生 权磊 邓红辉 《电子测量与仪器学报》 CSCD 2012年第12期1056-1061,共6页
为满足高性能模拟及数模混合集成电路中多种基准电压的需求,设计了可配置,低温度系数和高电源抑制比的带隙基准电压源。通过逻辑电路控制,可配置电路使带隙基准源输出4种不同的参考电压;带隙基准源核心电路采用改进的Brokaw结构,输出电... 为满足高性能模拟及数模混合集成电路中多种基准电压的需求,设计了可配置,低温度系数和高电源抑制比的带隙基准电压源。通过逻辑电路控制,可配置电路使带隙基准源输出4种不同的参考电压;带隙基准源核心电路采用改进的Brokaw结构,输出电压为0.5 V。基于Chartered 0.18μm Mixed Signal 1P5M工艺模型,在电源电压1.8 V下,对设计的电路进行了仿真验证。仿真结果显示,可配置基准电压源可以实现4种不同的参考电压;在TT工艺角下,-40～125℃的温度范围内,基准源核心输出电压的温度系数达到9.2×10-6/℃;低频时,电源抑制比为107.2 dB,满足了设计指标要求。 展开更多
关键词 带隙基准源 可配置 温度系数 电源抑制比
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一种带备用电源切换的线性稳压器设计 被引量：4
9
作者 刘涛 尹勇生 王晓娟 《电子测量与仪器学报》 CSCD 2007年第4期93-96,101,共5页
设计了一种新型单片CMOS线性稳压器,该稳压器可以在LDO和备用电源供电两种工作模式之间进行切换,且输出电压无毛刺。文中在分析了电路结构与工作模式的基础上重点讨论了几个关键电路模块的设计,并基于Hynix 0.5μmCMOS工艺模型用Hspice... 设计了一种新型单片CMOS线性稳压器,该稳压器可以在LDO和备用电源供电两种工作模式之间进行切换,且输出电压无毛刺。文中在分析了电路结构与工作模式的基础上重点讨论了几个关键电路模块的设计,并基于Hynix 0.5μmCMOS工艺模型用Hspice对该设计进行了模拟验证。 展开更多
关键词 线性稳压器 备用电源 切换
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基于层次化总线的多处理器系统芯片设计与测试 被引量：4
10
作者 杜高明 章伟 高明伦 《电子测量与仪器学报》 CSCD 2007年第5期105-108,共4页
在单个芯片上集成多个处理器以提高SoC的整体性能已成为下一代集成电路设计趋势。如何提高其中多个处理器之间的通讯效率则成为MPSoC的设计关键。传统SoC平台中多以单总线结构为主,随着SoC中IP数目的增加,通讯效率随之降低。基于MPSoC... 在单个芯片上集成多个处理器以提高SoC的整体性能已成为下一代集成电路设计趋势。如何提高其中多个处理器之间的通讯效率则成为MPSoC的设计关键。传统SoC平台中多以单总线结构为主,随着SoC中IP数目的增加,通讯效率随之降低。基于MPSoC环境下,提出一种层次化总线结构:本地总线负责处理器与本地内存通讯;全局总线实现对全局设备的访问。两级总线通过总线桥连接。在RTL级设计了上述平台,以流水矩阵乘法为例研究其在不同工作负载下的加速比变化。实验结果表明,在四个处理器的情形下,循环次数为4次时加速比仅为2.2;随着循环次数增多,加速比可达3.2。 展开更多
关键词 多处理器系统芯片 双层总线 加速比
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UIO序列优化搜索算法的研究 被引量：4
11
作者 孙海平 高明伦 《电子学报》 EI CAS CSCD 北大核心 2002年第5期667-671,共5页
UIO序列是对有限状态机进行功能测试的有效手段 ,在VLSI、通信协议等时序系统中有很强的实际应用背景 .本文基于可区分状态组这一概念设计了一个搜索算法 ,进一步利用搜索信息建立了一个基于“小于”关系的启发策略 ,有效的剪枝策略的... UIO序列是对有限状态机进行功能测试的有效手段 ,在VLSI、通信协议等时序系统中有很强的实际应用背景 .本文基于可区分状态组这一概念设计了一个搜索算法 ,进一步利用搜索信息建立了一个基于“小于”关系的启发策略 ,有效的剪枝策略的设计将尽可能消除没有意义的搜索分枝 ,新设计出的多路OPEN/CLOSED表存储机制也加快了相关的判别、处理过程 .根据实验结果 ,分析了优化措施对于改进了搜索过程、减少搜索信息的产生、提高搜索速度有显著的贡献 .该算法与以往的算法相比 。 展开更多
关键词 搜索算法 有限状态机 UIO序列 启发式搜索
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基于曲率补偿的低温度系数带隙基准源设计 被引量：2
12
作者 尹勇生 汪涛 邓红辉 《仪表技术与传感器》 CSCD 北大核心 2017年第6期37-40,43,共5页
为了减小基准源输出信号随温度变化的波动,设计了一种基于温度曲率补偿的带隙基准电压源电路结构,采用负反馈箝位技术,简化了电路结构,减小了噪声和失调误差;同时应用β倍增器电流源作为温度曲率补偿电路,有效降低了温度系数。仿真结果... 为了减小基准源输出信号随温度变化的波动,设计了一种基于温度曲率补偿的带隙基准电压源电路结构,采用负反馈箝位技术,简化了电路结构,减小了噪声和失调误差;同时应用β倍增器电流源作为温度曲率补偿电路,有效降低了温度系数。仿真结果表明,在-20~105℃范围内,所设计的带隙基准电压源的温度系数仅为0.904 ppm/℃,低频时电源电压抑制比为46 dB。该电路结构可以有效地提高带隙基准电压源的温度性能。 展开更多
关键词 带隙基准电压源 负反馈箝位 曲率补偿 β倍增器电流源
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一种一维可重构计算系统模型的设计 被引量：1
13
作者 杜高明 张敏 +2 位作者 宋宇鲲 张多利 倪伟 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2015年第1期61-64,共4页
文章提出了一种PE个数可配置的一维可重构计算系统模型,设计了PE间3种重构模式和PE内3种重构模式,大大简化了系统配置信息。建立C++描述的周期精确级系统模型,映射复数矩阵乘算法,分析比较不同PE内重构模式、同一PE内重构模式不同PE个... 文章提出了一种PE个数可配置的一维可重构计算系统模型,设计了PE间3种重构模式和PE内3种重构模式,大大简化了系统配置信息。建立C++描述的周期精确级系统模型,映射复数矩阵乘算法,分析比较不同PE内重构模式、同一PE内重构模式不同PE个数下系统的计算性能。实验结果表明,2-PE系统简单、灵活而高效。 展开更多
关键词 MPSOC 可重构计算 系统建模 可重构模式
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一种改进的微控制器FPGA原型芯片设计与验证 被引量：1
14
作者 杜高明 王锐 +1 位作者 胡永华 张溯 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z3期2346-2349,共4页
HGD08R01是一款与PIC16C57兼容的八位微控制器。本文通过增加在线编程特点,对原有芯片加以改进。为了验证改进后芯片的功能,使用FPGA原型验证方法。首先用完备指令测试方式验证,然后用一个具体的应用——万年历系统来验证原型芯片的功... HGD08R01是一款与PIC16C57兼容的八位微控制器。本文通过增加在线编程特点,对原有芯片加以改进。为了验证改进后芯片的功能,使用FPGA原型验证方法。首先用完备指令测试方式验证,然后用一个具体的应用——万年历系统来验证原型芯片的功能。实验结果表明,完备指令测试方式的代码全局覆盖率达100％,分支覆盖率达99．51％,在线编程功能达到预期效果;应用系统测试中,万年历能正确稳定工作。 展开更多
关键词 微控制器 在线编程接口 FPGA原型验证
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高密度集成与单芯片多核系统及其研究进展 被引量：2
15
作者 李东生 高明伦 《半导体技术》 CAS CSCD 北大核心 2012年第2期89-95,共7页
在体积、重量和功耗有严格约束的情况下,系统小型化遇到多种技术挑战,为了满足高密度计算和小型化的要求,高密度系统集成和单芯片多核处理器至关重要。讨论了高密度集成与单芯片多核处理器技术及其研究进展,其中包括单芯片多核处理器(C... 在体积、重量和功耗有严格约束的情况下,系统小型化遇到多种技术挑战,为了满足高密度计算和小型化的要求,高密度系统集成和单芯片多核处理器至关重要。讨论了高密度集成与单芯片多核处理器技术及其研究进展,其中包括单芯片多核处理器(CMP)、片上网络(NoC)、3D集成电路、高密度封装。提出了CMP的两个发展特征,即小核大数量和层次型簇结构。指出高密度集成设计与高密度封装设计逐渐融合,并为单芯片多核系统的物理实现提供了技术保证,为最终实现高密度计算和小型化系统提供了硬件解决方案。 展开更多
关键词 单芯片多核处理器 3D集成电路 小型化 高密度集成 片上网络
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多核混合可重构计算系统MRCS的设计 被引量：1
16
作者 倪伟 邵响 +3 位作者 张溯 宋宇鲲 杨延辉 卜冀春 《电子测量与仪器学报》 CSCD 北大核心 2015年第2期172-178,共7页
设计了一种面向计算密集型应用的多核混合架构可重构计算系统MRCS。其可重构处理器中的可重构阵列计算单元负责密集规则的运算,浮点处理器负责离散运算,配合灵活的本地缓冲,有效地提高了多核可重构计算系统对算法的适应性。实现了一个... 设计了一种面向计算密集型应用的多核混合架构可重构计算系统MRCS。其可重构处理器中的可重构阵列计算单元负责密集规则的运算,浮点处理器负责离散运算,配合灵活的本地缓冲,有效地提高了多核可重构计算系统对算法的适应性。实现了一个能够稳定地运行在100 MHz的基于FPGA的MRCS原型,并通过分别映射大维度浮点矩阵乘法、IDCT算法和运动估计算法进行性能验证。实验结果表明MRCS具有更高的计算效率和灵活性。 展开更多
关键词 可重构处理器 MRCS 多核可重构计算 密集型计算
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基于周期分割的复合式倍频器设计方法
17
作者 张多利 程作仁 +1 位作者 杜高明 贾靖华 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z2期1081-1083,共3页
本文通过将基于周期分割的时钟倍频方法和ADPLL方法结合起来,将ADPLL中的鉴相和滤波方法引入到周期分割方法中,通过修改误差补偿算法,提高了周期分割的误差精度,实现了复合的时钟倍频电路设计方法,进行了基于硬件描述语言的电路设计,并... 本文通过将基于周期分割的时钟倍频方法和ADPLL方法结合起来,将ADPLL中的鉴相和滤波方法引入到周期分割方法中,通过修改误差补偿算法,提高了周期分割的误差精度,实现了复合的时钟倍频电路设计方法,进行了基于硬件描述语言的电路设计,并完成仿真验证。理论分析和实验表明,该方法比原有方法有较大的改进。 展开更多
关键词 倍频电路 周期分割 ADPLL
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层次化片上多核处理器性能研究
18
作者 侯宁 赵红梅 宋宇鲲 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2014年第10期1226-1230,共5页
层次化片上多核处理器紧耦合多个处理核构成"簇节点",对访存和片上通信的局部性有良好支撑,能有效地缓解片上多核间数据通信带来的通信开销。文章通过构建精细的层次化片上多核处理器仿真器,利用随机任务模型研究"簇节点... 层次化片上多核处理器紧耦合多个处理核构成"簇节点",对访存和片上通信的局部性有良好支撑,能有效地缓解片上多核间数据通信带来的通信开销。文章通过构建精细的层次化片上多核处理器仿真器,利用随机任务模型研究"簇节点"大小对系统性能的影响。仿真发现,一定系统规模下,要获得良好的系统性能,层次化片上多核处理器需要在"簇节点"数目与"簇节点"的大小(节点内处理核的数目)之间仔细权衡。 展开更多
关键词 层次化结构 片上多核处理器 建模 性能分析
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基于SPI接口针对采样保持电路失调的校准电路设计
19
作者 邓红辉 郭声彦 尹勇生 《仪表技术与传感器》 CSCD 北大核心 2017年第9期38-42,共5页
针对时间交织ADC中S/H电路存在的失调失配误差,设计了一种基于SPI接口的失调校准电路,包括失调误差补偿电路以及12位电流舵DAC,并设计了SPI接口电路。通过SPI接口电路手动控制12位校准DAC,产生校准S/H电路的补偿电压,从而达到校准S/H电... 针对时间交织ADC中S/H电路存在的失调失配误差,设计了一种基于SPI接口的失调校准电路,包括失调误差补偿电路以及12位电流舵DAC,并设计了SPI接口电路。通过SPI接口电路手动控制12位校准DAC,产生校准S/H电路的补偿电压,从而达到校准S/H电路失调失配误差的目的。12位DAC采用9+3分段式电流舵结构,具有分辨率高、非线性误差较小、面积和功耗适中的优点。利用Modelsim仿真软件对设计的SPI接口电路进行了功能和时序仿真,并进行了FPGA硬件实现,验证了其正确性。最后将SPI接口与S/H电路进行级联仿真,实现了对S/H电路中补偿电压的手动调整。所设计的基于SPI接口的校准电路具有灵活性强、精度高、扩展性好等优点。 展开更多
关键词 SPI 时间交织A/D转换器 S/H电路 VERILOG HDL 手动校准 FPGA
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新型两步式高精度TDC的设计 被引量：8
20
作者 庞高远 孟煦 +3 位作者 郭围围 尹勇生 邓红辉 陈红梅 《电子测量与仪器学报》 CSCD 北大核心 2021年第7期115-122,共8页
时间数字转换器(TDC)是一种常用的时间间隔测量电路,广泛用于飞行时间(ToF)测量,频率测量等领域。针对传统TDC分辨率与测量范围相互制约的问题,基于SMIC 55 nm CMOS工艺提出了一种兼顾分辨率与测量范围的两步式TDC结构。该TDC第1级使用... 时间数字转换器(TDC)是一种常用的时间间隔测量电路,广泛用于飞行时间(ToF)测量,频率测量等领域。针对传统TDC分辨率与测量范围相互制约的问题,基于SMIC 55 nm CMOS工艺提出了一种兼顾分辨率与测量范围的两步式TDC结构。该TDC第1级使用环形结构进行粗量化,以扩大测量范围;第2级利用延迟锁相环(DLL)结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提高了分辨率。其中,设计了一种简便的时间余量求取算法,将第1级的粗量化误差准确传递到第2级。同时特别设计了第一级延迟单元的结构,以消除传统环形TDC中多路选择器(MUX)在信号循环过程中造成的延迟失配。仿真结果表明,该TDC的分辨率为4.8 ps,测量范围达到1.26μs,微分非线性(DNL)小于0.6 LSB,积分非线性(INL)小于1.8 LSB。 展开更多
关键词 时间数字转换器 两步式 分辨率 测量范围 余量求取
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