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题名VLIW数字信号处理器64位可重构加法器的设计
被引量：1
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作者
张志伟
马鸿
李立健
王东琳
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机构
中国科学院自动化所国家专用集成电路设计工程技术研究中心
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出处
《计算机工程》
CAS
CSCD
北大核心
2007年第16期29-31,34,共4页
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基金
国家自然科学基金资助项目(60473032)
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文摘
描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法器和进位选择加法器的优点,使得加法器的面积和连线减少了50%,而延时与加法器的长度的对数成正比。仿真结果表明,在典型工作条件下,采用0.18μm工艺库标准单元,其关键路径的延时为0.83ns,面积为0.149mm2,功耗仅为0.315mW。
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关键词
可重构加法器
Brent-Kung树
进位选择
功耗延时积
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Keywords
re-configurable adder
Brent-Kung tree
carry select
power- delay product
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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