可编程逻辑阵列减少毛刺的低功耗布线算法 被引量：4

1

作者 黄娟 杨海钢 +2 位作者 李威 谭宜涛 崔秀海 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2010年第10期1664-1670,共7页

随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降... 随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%. 展开更多

关键词 FPGA 低功耗布线 毛刺 代价函数 动态功耗

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含有快速进位链的FPGA布局系统研究 被引量：2

2

作者 崔秀海 杨海钢 +2 位作者 刘洋 熊金 刘峰 《计算机应用研究》 CSCD 北大核心 2009年第12期4638-4641,共4页

为了使FPGA(field grogrammable gate array)布局系统能够处理含有快速进位链及IP(intellectual proper-ty)核的复杂电路,在模拟退火算法的基础上,提出一种新的FPGA布局算法。该算法对含有快速进位链和不含快速进位链的电模块分别构造... 为了使FPGA(field grogrammable gate array)布局系统能够处理含有快速进位链及IP(intellectual proper-ty)核的复杂电路,在模拟退火算法的基础上,提出一种新的FPGA布局算法。该算法对含有快速进位链和不含快速进位链的电模块分别构造和调用不同的评价函数。以此来优化布局系统,实验结果表明,此布局系统与最具代表性的VPR(versatile place and route)布局系统相比增加了处理进位链和IP核功能,提高了布局系统性能。 展开更多

关键词 布局系统 进位链 评价函数 模拟退火

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防火墙寄存器技术的FPGA低功耗布线算法研究 被引量：1

3

作者 黄娟 杨海钢 +2 位作者 谭宜涛 崔秀海 李威 《计算机应用研究》 CSCD 北大核心 2011年第8期2954-2957,共4页

针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时... 针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。 展开更多

关键词 FPGA 防火墙寄存器 低功耗布线 毛刺 查找表

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基于PathFinder和拆线-重布的FPGA时序布线算法 被引量：5

4

作者 刘洋 杨海钢 +2 位作者 喻伟 崔秀海 黄娟 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第1期138-145,共8页

为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder... 为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder算法进行增量布线;在重布的过程中,通过为关键连接和其他连接采用差别化的关键度来专门优化关键连接的路径,从而减少整个关键路径的延时.实验结果表明,与VPR时序驱动布线算法相比,该算法能平均减少12.97%的关键路径延时,而运行时间仅增加了4.87%. 展开更多

关键词 FPGA 时序布线 柝线一萤布 增量布线 关键摩

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FPGA测试配置完备性的分析评价方法 被引量：4

5

作者 周发标 杨海钢 +1 位作者 秋小强 王飞 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2011年第10期1672-1679,共8页

测试配置开发是FPGA测试中的重要环节之一,为加快FPGA测试配置开发进程,提出一种基于配置词典的FPGA测试配置分析评价方法.首先建立FPGA基本可编程单元的配置词典,给出其完备测试需要的所有配置码;然后采用模板化的方法分析测试配置,计... 测试配置开发是FPGA测试中的重要环节之一,为加快FPGA测试配置开发进程,提出一种基于配置词典的FPGA测试配置分析评价方法.首先建立FPGA基本可编程单元的配置词典,给出其完备测试需要的所有配置码;然后采用模板化的方法分析测试配置,计算测试配置对配置词典的覆盖率;最后根据计算的覆盖率评价测试配置的完备性.实验结果表明,文中方法能够正确地评价测试配置的完备程度,报告测试配置所有可测和不可测的FPGA资源;与故障仿真方法相比,该方法的时间复杂度从O(kpn2)减少到O(kn′),运行时间从数百小时缩短到几分钟,且运行时间独立于FPGA的阵列规模. 展开更多

关键词 FPGA 测试覆盖率 故障仿真 测试配置

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FPGA连线连接盒中基于信息熵优化的结构设计 被引量：4

6

作者 李威 杨海钢 龚萧 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第2期203-208,共6页

连线连接盒（CB）的结构设计是FPGA结构设计中的重要部分，从工程应用的角度提出一种适用于任意可编程开关比例的CB设计方法．首先提出一种新颖的按列移行方法，用于给出特定约束下可编程开关的初始布局；再以可编程开关在CLB输入引脚... 连线连接盒（CB）的结构设计是FPGA结构设计中的重要部分，从工程应用的角度提出一种适用于任意可编程开关比例的CB设计方法．首先提出一种新颖的按列移行方法，用于给出特定约束下可编程开关的初始布局；再以可编程开关在CLB输入引脚上分布的最大信息熵为优化目标，利用模拟退火算法得到优化的CB结构．实验结果表明，与其他方法相比，该方法提高了约8％的布通率，并降低了2％～6％的面积延时积． 展开更多

关键词 FPGA 连线连接盒 按列移行法 信息熵 模拟退火

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一种减少重复搜索的FPGA快速布线算法 被引量：2

7

作者 刘洋 杨海钢 +2 位作者 黄志洪 刘峰 罗杨 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第6期1015-1024,共10页

为了提高FPGA布线的运行速度,提出一种减少重复搜索的快速布线算法,该算法分为布通驱动布线算法和时序驱动布线算法.在布通驱动布线算法中,通过把线网的布线路径转换成连接的布线路径来判断每条连接的路径中是否存在拥塞节点,如果存在,... 为了提高FPGA布线的运行速度,提出一种减少重复搜索的快速布线算法,该算法分为布通驱动布线算法和时序驱动布线算法.在布通驱动布线算法中,通过把线网的布线路径转换成连接的布线路径来判断每条连接的路径中是否存在拥塞节点,如果存在,保留其布线路径,否则重新进行搜索;时序驱动布线算法采用临界度判定机制来平衡运行速度和时序性能之间的比重.实验结果表明,与公认的VPR布线算法相比,布通驱动布线算法和时序驱动布线算法的运行时间分别平均减少了95.19%和28.98%,且时序驱动布线算法的关键路径延时减少了4.80%. 展开更多

关键词 可编程门阵列 布线 重复搜索 拥塞节点 临界度判定

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动态自适应低密度奇偶校验码译码器的FPGA实现 被引量：4

8

作者 兰亚柱 杨海钢 林郁 《电子与信息学报》 EI CSCD 北大核心 2015年第8期1937-1943,共7页

在复杂深空通信环境中，自适应能力的强弱对低密度奇偶校验（LDPC）码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB—S2标准LDPC码译码器各功能模块的IP化设计，将动态自适应理论参数化映射到各功能模块中，实现动态自适应L... 在复杂深空通信环境中，自适应能力的强弱对低密度奇偶校验（LDPC）码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB—S2标准LDPC码译码器各功能模块的IP化设计，将动态自适应理论参数化映射到各功能模块中，实现动态自适应LDPC码译码器的设计。基于StratixIV系列FPGA的验证结果表明，动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时，单译码通道可以保证译码数据信息吞吐率达到40．9-71．7Mbps。 展开更多

关键词 LDPC码译码器 动态自适应 DVB—S2标准 FPGA

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针对递归函数的高级综合编译优化算法 被引量：2

9

作者 张茉莉 杨海钢 +2 位作者 刘峰 黄娟 崔秀海 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2013年第10期1557-1565,共9页

为了消除高级综合中的递归函数调用,提出一种基于函数调用图(FCG)和分支决策的编译优化算法.首先在LLVM编译器架构下给出FCG的中间结构,将递归调用转换为非递归函数的嵌套调用,然后借助决策树的构造规则去除函数体中的分支判断及未调用... 为了消除高级综合中的递归函数调用,提出一种基于函数调用图(FCG)和分支决策的编译优化算法.首先在LLVM编译器架构下给出FCG的中间结构,将递归调用转换为非递归函数的嵌套调用,然后借助决策树的构造规则去除函数体中的分支判断及未调用的子支,最后采用子函数复用、资源预评估的方法控制实现电路的规模.实验结果表明,与内联展开算法RecursionHW相比,采用该算法综合后的逻辑单元数平均减少63%,时钟频率平均提高3.2倍,并且高级综合的总时长随递归深度的增大而呈指数级减少. 展开更多

关键词 高级综合 递归函数 编译优化 函数调用图 决策树

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基于数组分块的FPGA高级综合编译优化算法 被引量：2

10

作者 张茉莉 杨海钢 +1 位作者 崔秀海 李园强 《计算机应用研究》 CSCD 北大核心 2013年第11期3349-3352,共4页

针对FPGA高级综合中提高矩阵存储并行的问题,提出了一种基于数组分块的编译优化算法,用来优化以矩阵乘法为代表的矩阵应用。算法在LLVM编译器架构下对访存密集的数组进行分块,然后对迭代空间进行对应的合并,最后修改迭代空间与数据空间... 针对FPGA高级综合中提高矩阵存储并行的问题,提出了一种基于数组分块的编译优化算法,用来优化以矩阵乘法为代表的矩阵应用。算法在LLVM编译器架构下对访存密集的数组进行分块,然后对迭代空间进行对应的合并,最后修改迭代空间与数据空间之间的数据访问。与AutoESL循环展开算法的实验对比表明,在分块数目最优的情况下,矩阵乘法电路的延时平均被降低46%,资源平均被降低39%。因而该基于数组分块的高级综合编译优化算法能有效降低电路延时和资源使用量。 展开更多

关键词 现场可编程门阵列 高级综合 数组分块 编译优化

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改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法 被引量：1

11

作者 郝亚男 杨海钢 +2 位作者 路宝珠 崔秀海 张茉莉 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2012年第9期1232-1240,共9页

为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推... 为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理,有效地降低了电路规模和关键路径延迟,同时提高了算法运行速度.实验数据表明,文中算法使寄存器和节点规模平均下降41%和48%,关键路径延迟减小30%;与同类方法相比,该算法运行时间平均下降17%. 展开更多

关键词 时序优化 假设后验证 位并行随机模拟 寄存器共享 推测化简模型

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多层金属电源线地线网络拓扑结构的IR-drop分析方法 被引量：1

12

作者 王一 杨海钢 +1 位作者 余乐 孙嘉斌 《电子学报》 EI CAS CSCD 北大核心 2015年第12期2542-2546,共5页

提出了一种电源/地线(P/G)网络压降(IR-drop)静态分析方法.该方法探索了多层金属立体P/G网络结构,通过输入各金属层的坐标和通孔(Via)的工艺规则,分析不同多层金属P/G网络的拓扑结构对IR-drop的影响.实验结果表明,文中方法的压降评估结... 提出了一种电源/地线(P/G)网络压降(IR-drop)静态分析方法.该方法探索了多层金属立体P/G网络结构,通过输入各金属层的坐标和通孔(Via)的工艺规则,分析不同多层金属P/G网络的拓扑结构对IR-drop的影响.实验结果表明,文中方法的压降评估结果与SPICE仿真结果相比有着高度的一致性,平均误差小于0.4%,且算法时间复杂度与通孔数目成线性关系.并且指出中间层金属的拓扑结构对IR-drop的分布和大小有重要影响. 展开更多

关键词 电源/地线网络 多层 压降 通孔

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自动修复短时序违反路径的FPGA布线算法

13

作者 刘洋 杨海钢 +2 位作者 喻伟 蔡刚 徐维涛 《计算机应用研究》 CSCD 北大核心 2014年第1期66-69,共4页

为了解决寄存器保持时间不满足而引起的短路径问题,提出一种自动修复短时序违反路径的FPGA布线算法。在VPR时序布线算法整体布线布通之后,调用短路径时序分析来获取违反短时序约束的布线连接,然后通过修改代价函数,对每条违反短时序约... 为了解决寄存器保持时间不满足而引起的短路径问题,提出一种自动修复短时序违反路径的FPGA布线算法。在VPR时序布线算法整体布线布通之后,调用短路径时序分析来获取违反短时序约束的布线连接,然后通过修改代价函数,对每条违反短时序约束的连接进行增量布线,使每条连接的路径延时尽可能达到满足短时序约束所需的延时。实验结果表明,本算法与VPR时序驱动布线算法相比,能够平均修复94.7%的短时序违反路径,而运行时间仅增加了6.8%。 展开更多

关键词 FPGA 布线 短时序违反路径 代价函数 增量布线

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基于区域重组的异构FPGA工艺映射算法 被引量：3

14

作者 路宝珠 杨海钢 +2 位作者 郝亚男 张茉莉 崔秀海 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2012年第8期1027-1037,共11页

传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使... 传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%. 展开更多

关键词 FPGA 异构FPGA工艺映射 专用功能单元 区域重组 标记锥

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基于垂直扩散的FPGA温度优化布局算法 被引量：1

15

作者 黄俊英 林郁 +1 位作者 张超 杨海钢 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2017年第1期189-195,共7页

为减小FPGA热梯度的增加对芯片性能和可靠性的影响,提出一种基于垂直扩散的温度优化布局算法.首先,通过实验分析了芯片温度特性与芯片尺寸之间的关系;然后,根据布局后网表计算出过热区域,利用该区域边界及扩散系数构建温度优化布局算法... 为减小FPGA热梯度的增加对芯片性能和可靠性的影响,提出一种基于垂直扩散的温度优化布局算法.首先,通过实验分析了芯片温度特性与芯片尺寸之间的关系;然后,根据布局后网表计算出过热区域,利用该区域边界及扩散系数构建温度优化布局算法,并引入局部位置调整机制解决逻辑块位置重叠问题.实验结果表明,与传统布局算法的芯片温度相比,在线长和延时平均仅增加3.4%和1.4%的情况下,该算法的峰值温度平均减小7.5%,热梯度平均减小20.3%. 展开更多

关键词 可编程门阵列 布局算法 温度优化 热梯度

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一种新型宽范围固定上升沿的数字占空比矫正电路 被引量：1

16

作者 陈柱佳 杨海钢 《中国科学院研究生院学报》 CAS CSCD 北大核心 2012年第4期501-506,共6页

提出一种应用于FPGA中的新型宽调整范围的数字占空比矫正电路.该电路在0.13μm CMOS标准工艺下实现,具有固定上升延时的特性.通过采用连续逼近寄存器,实现了占空比的快速调整.测试结果表明,其调整范围为10%～85%,在80～250 MHz输入范围... 提出一种应用于FPGA中的新型宽调整范围的数字占空比矫正电路.该电路在0.13μm CMOS标准工艺下实现,具有固定上升延时的特性.通过采用连续逼近寄存器,实现了占空比的快速调整.测试结果表明,其调整范围为10%～85%,在80～250 MHz输入范围内输出占空比变化为50%±2%,所需调整时间为6个时钟周期. 展开更多

关键词 占空比矫正 连续逼近寄存器 占空比检测

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