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扩频通信同步系统中锁相环的设计 被引量:7
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作者 杨颖 陈培 +1 位作者 王云 陈杰 《哈尔滨工程大学学报》 EI CAS CSCD 北大核心 2010年第2期243-248,共6页
针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案.该方案利用新颖的可控根法完成1~3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路参数由单边环路噪声带宽BL和采... 针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案.该方案利用新颖的可控根法完成1~3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路参数由单边环路噪声带宽BL和采样间隔丁确定.分别对各阶数字锁相环的稳定约束、各种输入条件下的相位误差瞬态响应、稳态相位误差以及存在噪声时环路的跟踪性能进行理论分析,从而得到BL与T的选取原则.实验结果证明了分析的正确性和设计的有效性. 展开更多
关键词 载波同步 数字锁相环 扩频通信系统
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CP不足情况下OFDM系统信道估计与均衡 被引量:3
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作者 邱昕 张浩 +1 位作者 亓中瑞 刘壹 《电子科技大学学报》 EI CAS CSCD 北大核心 2009年第2期198-201,共4页
正交频分复用(OFDM)系统中的循环前缀具有一定的抗码间干扰(ISI)和子载波间干扰(ICI)的能力,但是当多径衰落信道的最大信道脉冲响应(CIR)长度超过了循环前缀(CP)长度时,OFDM系统的性能将会严重下降。传统的信道估计和均衡方案面对循环... 正交频分复用(OFDM)系统中的循环前缀具有一定的抗码间干扰(ISI)和子载波间干扰(ICI)的能力,但是当多径衰落信道的最大信道脉冲响应(CIR)长度超过了循环前缀(CP)长度时,OFDM系统的性能将会严重下降。传统的信道估计和均衡方案面对循环前缀长度不够的情况无法避免性能的严重衰落。由此提出了一种可以估计出大于CP长度CIR的信道估计方法,并且给出了一种基于逼零(ZF)准则的低复杂度均衡器,以抵消ISI和ICI的影响。仿真结果表明所提方案与传统方案相比在复杂度上和性能上有明显的优势。 展开更多
关键词 信道估计 子载波间干扰 码间干扰 正交频分复用 逼零准则的低复杂度均衡器
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消除重复计算的H.264帧内预测电路 被引量:2
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作者 马涛 陈杰 《电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期67-70,共4页
通过分析H.264编码标准中帧内预测的17种模式,提出了一种有效的应用于H.264视频标准帧内预测算法的可配置电路,可以支持标准中规定的所有预测模式。该电路通过合理地利用一些特殊模式的空闲周期,提前计算出后续预测模式中的部分预测值,... 通过分析H.264编码标准中帧内预测的17种模式,提出了一种有效的应用于H.264视频标准帧内预测算法的可配置电路,可以支持标准中规定的所有预测模式。该电路通过合理地利用一些特殊模式的空闲周期,提前计算出后续预测模式中的部分预测值,并且利用同一预测模式中相邻行(列)间预测值的冗余信息,使用两个计算单元实现了每个周期处理4个像素的预测值。电路在55MHz运行速度下每秒可以处理39帧标清图像,完全满足标清序列的实时编码需求。 展开更多
关键词 H.264 集成电路设计 帧内预测 并行处理
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适用于IEEE 802.11a/g的联合信道估计和均衡算法
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作者 张朝龙 邱昕 +1 位作者 亓中瑞 陈杰 《现代电子技术》 2014年第6期1-3,7,共4页
基于IEEE 802.11a/g协议,提出了一种联合信道估计和均衡的算法,该算法采用自适应信道估计方式在低信噪比情况下实现精确的信道估计,并且具有较低的设计复杂度。信道均衡采用频域内MMSE(FD-MMSE)均衡方式,与自适应信道估计配合在系统性... 基于IEEE 802.11a/g协议,提出了一种联合信道估计和均衡的算法,该算法采用自适应信道估计方式在低信噪比情况下实现精确的信道估计,并且具有较低的设计复杂度。信道均衡采用频域内MMSE(FD-MMSE)均衡方式,与自适应信道估计配合在系统性能和计算复杂度方面取得较好折中。仿真表明该算法结构性能满足IEEE 802.11a/g协议规定,与同类算法相比在低信噪比区域提高系统性能的前提下算法的计算复杂度也有所降低。 展开更多
关键词 正交频分复用 信道估计 信道均衡 IEEE802 11a g
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Wimax系统双二进制Turbo码的译码算法及VLSI实现
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作者 李江鹏 刘海洋 陈杰 《微电子学与计算机》 CSCD 北大核心 2011年第3期43-47,共5页
设计了一款应用于World Interoperability for Microwave Access (Wimax)系统的双二进制Turbo码译码器.该译码器对传统Max-log-MAP译码算法进行改进,在增加很少计算复杂度下有效地补偿了传统算法中max计算带来的误差.此外,提出了一种... 设计了一款应用于World Interoperability for Microwave Access (Wimax)系统的双二进制Turbo码译码器.该译码器对传统Max-log-MAP译码算法进行改进,在增加很少计算复杂度下有效地补偿了传统算法中max计算带来的误差.此外,提出了一种低复杂度,适用于Wimax系统中所有Turbo码码长的通用交织器结构.仿真结果表明,改进的Max-log-MAP译码算法在误码率10-4下相对于传统算法获得了约0.35~0.4 dB的译码增益;提出的通用交织器结构明显降低了译码器的计算复杂度和面积,提高了系统的吞吐率.该译码器可以在200 MHz工作频率下得到20.91 Mb/s的吞吐率,完全满足Wimax系统数据率的要求. 展开更多
关键词 MAX-LOG-MAP算法 通用交织器 双二进制Turbo码 WIMAX
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一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
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作者 Sheraz Anjum 陈杰 李海军 《电子器件》 CAS 2007年第4期1375-1379,共5页
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+4... 乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的. 展开更多
关键词 乘累加单元 改进的波兹编码 部分积 修整向量 Wallace树压缩器 进位保留加法器 进位传播加法器
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一种高效的指令缓存单元架构及其性能分析(英文)
7
作者 Sheraz Anjum 陈杰 《电子器件》 CAS 2007年第5期1861-1865,共5页
为了提高高速DSP或通用处理器的程序执行速度,描述了一种指令缓存单元的有效架构,特别是实现细节和性能分析.因所提出的指令缓存单元是为一种高性能VLIW结构的DSP核而设计,使用了并行的标签比较逻辑和寄存器堆的结构,芯片面积、关键路... 为了提高高速DSP或通用处理器的程序执行速度,描述了一种指令缓存单元的有效架构,特别是实现细节和性能分析.因所提出的指令缓存单元是为一种高性能VLIW结构的DSP核而设计,使用了并行的标签比较逻辑和寄存器堆的结构,芯片面积、关键路径延迟、功耗都大大减小.该指令缓存单元使用高层次的RTL(使用Verilog)编码,并由Synopsys的Design Compiler综合,使用不同的StarCoreTM基准程序测试比较,并进行性能分析.比较结果表明,所提出的结构是有效的,适合用于任何高速的处理器核. 展开更多
关键词 指令缓存单元(ICU) 超长指令字(VLIW) 数字信号处理器(DSP) 性能分析 最近未使用(LRU)算法 比较逻辑
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