基于FPGA的CELLPACK信号采集系统设计 被引量：1

1

作者 卢建良 金西 胡群超 《电子测量技术》 2010年第5期87-90,共4页

为实现CELLPACK信号的实时处理,通过对相关采集系统对比分析,设计了基于FPGA的CELLPACK信号采集系统。在该数据采集系统中,以现场可编程逻辑门阵列(FPGA)控制芯片为核心,由12bit的串行ADC对CELLPACK信号进行采样,FPGA实现的系统接收采... 为实现CELLPACK信号的实时处理,通过对相关采集系统对比分析,设计了基于FPGA的CELLPACK信号采集系统。在该数据采集系统中,以现场可编程逻辑门阵列(FPGA)控制芯片为核心,由12bit的串行ADC对CELLPACK信号进行采样,FPGA实现的系统接收采样信号并实现实时串并转换、滤波及脉冲甄别等信号处理操作,然后将有效数据同时写入异步FIFO和SDRAM供微控制器(MCU)通过异步总线接口进行读取,从而计算出CELLPACK中的血球细胞密度。该系统已成功应用于某血细胞分析仪的产品生产中,能有效地实现信号的采集处理及存储功能。 展开更多

关键词 FPGA 信号采集 FIR滤波器 脉冲甄别 MCU

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DVB中时钟恢复系统的设计与实现

2

作者 高夫 杜学亮 金西 《电子测量技术》 2007年第12期137-140,147,共5页

介绍了一种数字视频广播DVB中时钟恢复系统的实现方法。本设计采用了一种数模混合的锁相环技术,该技术通过使用直接数字频率合成器及数字滤波器、借助SystemView建模,成功地恢复了系统时钟。所设计的用于测试的硬件系统,利用恢复的系统... 介绍了一种数字视频广播DVB中时钟恢复系统的实现方法。本设计采用了一种数模混合的锁相环技术,该技术通过使用直接数字频率合成器及数字滤波器、借助SystemView建模,成功地恢复了系统时钟。所设计的用于测试的硬件系统,利用恢复的系统时钟实现了DVB中音频流和视频流的同步播放,充分证明了本设计的可行性和正确性。本设计采用的锁相环技术避免了使用压控振荡器,减少了芯片管脚,降低了设计成本。 展开更多

关键词 DVB时钟恢复系统 锁相环 系统时钟

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NAND flash的并行调度算法 被引量：2

3

作者 杜学亮 金西 《小型微型计算机系统》 CSCD 北大核心 2010年第6期1171-1174,共4页

通过对SSTF和SCAN等磁盘调度算法的分析,根据NANDflash的存储特性以及DMA的传输特性,提出一种兼容NVMHCI协议,结合时间相邻和空间相邻的快速调度算法.通过利用FPGA上的可配置处理器核,以定制指令形式成功实现了该调度算法.算法的性能在... 通过对SSTF和SCAN等磁盘调度算法的分析,根据NANDflash的存储特性以及DMA的传输特性,提出一种兼容NVMHCI协议,结合时间相邻和空间相邻的快速调度算法.通过利用FPGA上的可配置处理器核,以定制指令形式成功实现了该调度算法.算法的性能在自行设计的存储系统中得到验证,存储系统的峰值吞吐量可以达到10Gbps.与类似存储系统相比,系统的灵活性和存储性能均有大幅提高. 展开更多

关键词 FLASH 并行调度 存储系统

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新型可支持.Net IL指令的处理器设计 被引量：1

4

作者 郑伟 金西 《电子测量技术》 2009年第7期89-92,128,共5页

Java技术在嵌入式方面已经得到了广泛应用,而在桌面领域能和Java抗衡的.Net技术在嵌入式领域却未有广泛应用。针对此种情况,本文设计了一个新型的可支持.Net IL指令的处理器picoDotNet,该处理器采用栈式结构,采用六级流水线,并用微码方... Java技术在嵌入式方面已经得到了广泛应用,而在桌面领域能和Java抗衡的.Net技术在嵌入式领域却未有广泛应用。针对此种情况,本文设计了一个新型的可支持.Net IL指令的处理器picoDotNet,该处理器采用栈式结构,采用六级流水线,并用微码方式实现指令,这使得该处理器灵活并具有很强扩展性,可以广泛适用于嵌入式领域。经应用程序测试,其性能高效,很好地支持了.Net IL指令。 展开更多

关键词 .Net处理器 .NET CLR IL picoDotNet

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可配置FFT/DCT协处理器及其VLSI设计

5

作者 杜学亮 金西 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2010年第9期1443-1448,共6页

针对不同长度的FFT/DCT运算需要不同基数的碟形单元,导致性能和面积难以达到较好的平衡的问题,提出一种新的FFT/DCT实现结构.该结构中,当N为8的整数幂的FFT/DCT时,采用面积效率高的混合基-2/22/23结构,否则将混合基-2/22/23配置为基-8结... 针对不同长度的FFT/DCT运算需要不同基数的碟形单元,导致性能和面积难以达到较好的平衡的问题,提出一种新的FFT/DCT实现结构.该结构中,当N为8的整数幂的FFT/DCT时,采用面积效率高的混合基-2/22/23结构,否则将混合基-2/22/23配置为基-8结构,使其与运算效率高的混合基-2/4结构组合在一起进行运算.基于此结构并结合零判决自动旁路和精度自适应控制机制,实现了一种可配置的FFT/DCT协处理器.该协处理器在UMC0.13μm工艺下综合的电路面积为148 K个门单元,工作频率为200 MHz.实验结果表明,该协处理器在不牺牲面积的前提下,明显地改善了FFT/DCT的运算性能. 展开更多

关键词 可配置 快速傅里叶变换 离散余弦变换 自适应

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基于FPGA的快速RS码的实现 被引量：3

6

作者 王波 孙一 +1 位作者 冯为 金西 《电子测量技术》 2009年第6期143-147,共5页

RS码是一种有效的差错控制编码,它能够纠正数字信号在传输和存储过程中产生的突发、随机等错误,保证数据传输和存储的有效性。利用FPGA能快速经济地把电路描述转换为硬件实现的特点,本文采用Top-Down的方法对RS码进行了FPGA的设计实现... RS码是一种有效的差错控制编码,它能够纠正数字信号在传输和存储过程中产生的突发、随机等错误,保证数据传输和存储的有效性。利用FPGA能快速经济地把电路描述转换为硬件实现的特点,本文采用Top-Down的方法对RS码进行了FPGA的设计实现。所有结构模块均实现RTL级建模,并对其中乘法器模块和BM迭代单元给出了详细的描述。最后利用EDA工具对整个模块进行了验证综合,结果表明,符合设计需求,该方案能很好地实现RS码,并且占用硬件资源少、速度快,工作频率能达到100MHz。 展开更多

关键词 RS码 融 查找表 BM算法 生成多项式

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基于并行预测的前导零预测电路设计 被引量：5

7

作者 孙岩 张鑫 金西 《电子测量技术》 2008年第1期84-87,共4页

前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进... 前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进位来判断运算结果的正负并对前导零预测的结果进行选择。该方法使得浮点减法运算前无需比较尾数的大小,且并行的预测算法共用部分逻辑电路,从而使加法器在运算速度提高的基础上降低了加法器的面积。最终的验证结果表明该方法正确有效。 展开更多

关键词 前导零预测电路 浮点加法器 IEEE754 并行预测

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基于SRT和Restoring算法的双精度浮点除法器设计 被引量：2

8

作者 孙一 张鑫 +2 位作者 王波 冯为 金西 《电子测量技术》 2008年第9期50-53,共4页

提出了一种基于SRT迭代算法的除法器的改进方法,采用Restoring和SRT算法来互补共同完成双精度浮点除法器的设计,当被除数的位数很大时采用改进过的Restoring算法来完成除法运算,并通过倒数查找表把Restoring和SRT运算结果统一起来;在SR... 提出了一种基于SRT迭代算法的除法器的改进方法,采用Restoring和SRT算法来互补共同完成双精度浮点除法器的设计,当被除数的位数很大时采用改进过的Restoring算法来完成除法运算,并通过倒数查找表把Restoring和SRT运算结果统一起来;在SRT运算中应用了On-the-fly飞速转换算法,查找表模块采用Quine-McCluskey化简方法使用高度简化的与或逻辑代替大量的比较器来实现。上述做法有效提高了除法器的整体运算速度,使得当被除数前十位有"1"的位时运算时间减少了22.22%。 展开更多

关键词 SRT算法 Restoring算法 查找表 倒数

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基于深亚微米下时钟树算法优化的研究 被引量：2

9

作者 邓博仁 王金城 金西 《半导体技术》 CAS CSCD 北大核心 2005年第10期42-45,共4页

介绍了一种新的时钟树优化策略。通过减小时钟树子节点的负载,从而减少整时钟树线长, 使时钟树性能得到了提高。

关键词 时钟歪斜 时钟树 算法优化

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时变数据的实时体绘制加速算法优化 被引量：1

10

作者 贺承浩 金西 +2 位作者 郑琳琳 刘子恒 王浩原 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第2期314-319,328,共7页

现有的体绘制成像技术受到硬件及算法的限制,对高速采集的时变数据绘制需要漫长的预处理时间,难以满足实时便携的要求.为此提出一种基于存储优化的Shear-Warp数据整序算法.该算法通过预判视线方向避免了原始数据的重复存储及多次缓存;在... 现有的体绘制成像技术受到硬件及算法的限制,对高速采集的时变数据绘制需要漫长的预处理时间,难以满足实时便携的要求.为此提出一种基于存储优化的Shear-Warp数据整序算法.该算法通过预判视线方向避免了原始数据的重复存储及多次缓存;在FPGA硬件加速的基础上克服了与存储器件的交互瓶颈,实现对图像和观察角度变化的实时动态响应.实验结果表明,在自主研发的"双子星"系列开发板100MHz工作频率下,完成一帧256×256×256的三维图像体绘制计算时间小于12.34ms,帧率达到81.0帧/s,且不需要数据预处理过程,可以实现对时变数据的实时动态显示,适合于便携超声等应用领域. 展开更多

关键词 时变数据 体绘制Shear-Warp^FPGA加速

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一种高速浮点加法器的优化设计

11

作者 冯为 王波 +1 位作者 孙一 金西 《电子测量技术》 2008年第11期4-8,共5页

高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于T... 高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于Two-Path算法的错位并行改进算法;在前导零预测电路设计中采用并行预测;尾数的54位CLA加法器中采用NAND门来代替以前CLA中常用的NOT门和AND门等一系列的改进措施,从而提高了浮点加法器的速度,使得加法运算由传统的5周期变成3周期,经仿真验证后,加法器的频率能达到350MHz。经仿真验证后,采用逻辑门比传统的浮点加法算法节省了23%。 展开更多

关键词 浮点加法器 Two-Path算法 错位并行 NAND 前导零

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