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1.25 Gbps并串转换CMOS集成电路
被引量：
5
1
作者
赵文虎
王志功
+1 位作者
吴微
朱恩
《固体电子学研究与进展》
CAS
CSCD
北大核心
2003年第1期73-78,共6页
分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全...
分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。
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关键词
CMOS
吉比特以太网
并串转换
互补金属氧化物半导体工艺
集成电路
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职称材料
题名
1.25 Gbps并串转换CMOS集成电路
被引量：
5
1
作者
赵文虎
王志功
吴微
朱恩
机构
东南大学射频与光电集成电路研究所暨东南大学-华邦电子联合研究中心
出处
《固体电子学研究与进展》
CAS
CSCD
北大核心
2003年第1期73-78,共6页
基金
国家 8 63高技术计划 (2 0 0 1AA12 10 74)
国家杰出青年科学基金 (6982 5 10 1)资助
文摘
分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。
关键词
CMOS
吉比特以太网
并串转换
互补金属氧化物半导体工艺
集成电路
Keywords
gigabit-ethernet
serializer
CMOS process
integrated circuit
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
1.25 Gbps并串转换CMOS集成电路
赵文虎
王志功
吴微
朱恩
《固体电子学研究与进展》
CAS
CSCD
北大核心
2003
5
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