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题名面向异构多核处理器的FPGA验证
被引量：4
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作者
李小波
唐志敏
李文
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机构
计算机体系结构国家重点实验室(中国科学院计算技术研究所)
中国科学院大学计算机科学与技术学院
上海处理器技术创新中心
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出处
《计算机研究与发展》
EI
CSCD
北大核心
2021年第12期2684-2695,共12页
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基金
国家重点研发计划项目(2018YFB1003501)
国家自然科学基金项目(61732018,61872335)
计算机体系结构国家重点实验室开放课题(CARCH201914)。
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文摘
随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer,VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台.
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关键词
异构多核
FPGA原型验证
差速桥
自适应延迟调节
虚拟逻辑分析仪
核间替换模拟
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Keywords
heterogeneous multi-core
field programmable gate array(FPGA)prototyping
speed bridge
adaptive delay adjustment
virtual logic analyzer(VLA)
inter-core replacement simulation
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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题名Bi-SCNN:二值随机混合神经网络加速器
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作者
于启航
文渊博
杜子东
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机构
中国科学院计算技术研究所处理器芯片国家重点实验室
中国科学院大学
上海处理器技术创新中心
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出处
《高技术通讯》
北大核心
2024年第12期1243-1255,共13页
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基金
国家重点研发计划(2022YFB4501601)
国家自然科学基金(62222214,61925208,U19B2019,U22A2028)
中国科学院稳定支持基础研究领域青年团队计划(YSBR-029)资助项目。
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文摘
二值神经网络(BNN)具有硬件友好的特性,但为了保证计算精度,在输入层仍需要使用浮点或定点计算,增加了硬件开销。针对该问题,本文将另一种同样具有硬件友好特性的随机计算方法应用于BNN,实现了BNN输入层的高效计算,并设计了二值随机混合计算架构Bi-SCNN。首先,在BNN输入层使用高精度的随机运算单元,实现了与定点计算近似的精度;其次,通过在处理单元(PE)内和PE间2个层次对随机数生成器进行复用,并优化运算单元,有效降低了硬件开销;最后,根据输入数据的特性对权值配置方式进行优化,进而降低了整体计算延迟。相比于现有性能最优的BNN加速器,Bi-SCNN在保证计算精度的前提下,实现了2.4倍的吞吐量、12.6倍的能效比和2.2倍的面积效率提升,分别达到2.2 TOPS、7.3 TOPS·W^(-1)和1.8 TOPS·mm^(-2)。
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关键词
二值神经网络(BNN)
随机计算(SC)
神经网络加速器
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Keywords
binary neural network(BNN)
stochastic computing(SC)
deep learning accelerator
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分类号
TP183
[自动化与计算机技术—控制理论与控制工程]
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