28 nm低功耗工艺SRAM失效分析 被引量：4

1

作者 魏文 蔡恩静 高金德 《半导体技术》 CSCD 北大核心 2017年第9期717-720,共4页

在28 nm低功耗工艺平台开发过程中,对1.26 V测试条件下出现的SRAM双比特失效问题进行了电性能失效模式分析及物性平面和物性断面分析。指出失效比特右侧位线接触孔底部空洞为SRAM制程上的缺陷所导致。并通过元素成分分析确定接触孔底部... 在28 nm低功耗工艺平台开发过程中,对1.26 V测试条件下出现的SRAM双比特失效问题进行了电性能失效模式分析及物性平面和物性断面分析。指出失效比特右侧位线接触孔底部空洞为SRAM制程上的缺陷所导致。并通过元素成分分析确定接触孔底部钨(W)的缺失,接触孔底部外围粘结阻挡层的氮化钛(Ti N)填充完整。结合SRAM写操作的原理从电阻分压的机理上解释了较高压下双比特失效,1.05 V常压下单比特不稳定失效,0.84 V低电压下失效比特却通过测试的原因。1.26 V电压下容易发生的双比特失效是一种很特殊的SRAM失效,其分析过程及结论在集成电路制造行业尤其是对先进工艺制程研发过程具有较好的参考价值。 展开更多

关键词 28 NM 低功耗 静态随机存储器(SRAM) 双比特失效 写失效

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栅介质氧化层缺失缺陷的形成原因及解决方案 被引量：2

2

作者 张红伟 《半导体技术》 CAS CSCD 北大核心 2015年第3期205-210,共6页

氮氧化技术是45 nm及以下技术节点栅介质制备的关键工艺,严格控制由氮氧化工艺所诱发的界面缺陷是提高栅介质质量的重点。研究了形成栅介质氧化层缺失缺陷的原因,并提出了解决方案。结果表明,原位水蒸气生成(ISSG)热氧化形成栅介质氧化... 氮氧化技术是45 nm及以下技术节点栅介质制备的关键工艺,严格控制由氮氧化工艺所诱发的界面缺陷是提高栅介质质量的重点。研究了形成栅介质氧化层缺失缺陷的原因,并提出了解决方案。结果表明,原位水蒸气生成(ISSG)热氧化形成栅介质氧化层后的实时高温纯惰性氮化热处理工艺是形成栅介质氧化层缺失缺陷的主要原因;在实时高温纯惰性氮化热处理工艺中引入适量的O2,可以消除栅介质氧化层的缺失缺陷。数据表明,引入适量O2后,栅介质氧化层的界面陷阱密度(Dit)和界面总电荷密度(ΔQtot)分别减少了12.5%和26.1%;p MOS器件负偏压不稳定性(NBTI)测试中0.1%样品失效时间(t0.1%)和50%样品失效时间(t50%)分别提高了18%和39%;32 MB静态随机存储器(SRAM)在正常工作电压和最小工作电压分别提高了9%和13%左右。 展开更多

关键词 原位水蒸气生成(ISSG) 栅介质氧化层缺失 界面态 负偏压不稳定性(NBTI) 静态随机存储器(SRAM)成品率

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激光脉冲退火对40nm超浅结和pMOS器件性能的优化 被引量：1

3

作者 张冬明 刘巍 张鹏 《半导体技术》 CAS CSCD 北大核心 2014年第11期850-854,共5页

使用二次离子质谱(SIMS)和电学特性参数测量深入研究了在40 nm低功耗工艺中,激光脉冲退火(LSA)对超浅结(USJ)以及其对pMOS器件有源区和多晶硅栅方块电阻、阈值电压卷曲曲线和本征特性曲线的影响。从SIMS结果可以看出,LSA由于其作用时间... 使用二次离子质谱(SIMS)和电学特性参数测量深入研究了在40 nm低功耗工艺中,激光脉冲退火(LSA)对超浅结(USJ)以及其对pMOS器件有源区和多晶硅栅方块电阻、阈值电压卷曲曲线和本征特性曲线的影响。从SIMS结果可以看出,LSA由于其作用时间非常短(微秒量级),与锗的预非晶化离子注入结合起来,在完成注入离子激活的同时,有效避免不必要的结扩散,从而控制结深,形成超浅结。从进一步的电学特性测量上发现LSA对器件的薄层电阻、结电容和结漏电流也有非常大的影响:LSA和尖峰退火(SPK)共同退火的方式较单独的SPK退火方式,多晶硅方块电阻降低10%,而结电容和结漏电流也相应分别降低3%和50%,此外,相比于单独的SPK退火,LSA和SPK共同退火的方式也具有更好的阈值电压卷曲曲线和本征特性曲线特性。 展开更多

关键词 激光脉冲退火(LSA) 超浅结(USJ) 二次离子质谱(SIMS) 卷曲曲线 本征 特性曲线

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28nm工艺制程SRAM高低温失效分析 被引量：1

4

作者 魏文 《半导体技术》 CAS 北大核心 2019年第9期717-722,共6页

采用SRAM读/写功能分析、晶圆可接受测试(WAT)分析、SRAM操作电路分析相结合的方法,找出28 nm工艺平台开发过程中高温(125℃)和低温(-40℃)测试条件下静态随机存储器(SRAM)比特失效的根本原因,发现高温比特失效是由于SRAM器件局部不匹... 采用SRAM读/写功能分析、晶圆可接受测试(WAT)分析、SRAM操作电路分析相结合的方法,找出28 nm工艺平台开发过程中高温(125℃)和低温(-40℃)测试条件下静态随机存储器(SRAM)比特失效的根本原因,发现高温比特失效是由于SRAM器件局部不匹配带来的β值偏小导致的读串扰失效,低温失效是由于SRAM器件局部不匹配带来的γ值偏小导致的写失效。结果显示28 nm工艺平台SRAM的高低温比特失效对SRAM器件的局部匹配及均匀性较敏感,可以通过优化该平台器件的局部匹配和均匀性改善这种失效。这种SRAM高低温失效的分析方法及结论在集成电路制造行业尤其是对于高阶工艺研发过程具有较好的参考价值。 展开更多

关键词 28 NM 高低温 静态随机存储器(SRAM) 读串扰失效 写失效

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大数据分析在半导体可靠性研究中的应用 被引量：1

5

作者 周柯 尹彬锋 +1 位作者 高金德 王继华 《半导体技术》 CAS CSCD 北大核心 2015年第12期954-959,共6页

常规复杂耗时的工艺可靠性评估已经成为开发先进工艺的瓶颈问题,为了满足技术开发对可靠性性能的更高要求,提出利用"大数据"的概念,以数据库为手段的一种有效的分析处理流程。通过这种分析方法,可以使滞后、浪费成本的"... 常规复杂耗时的工艺可靠性评估已经成为开发先进工艺的瓶颈问题,为了满足技术开发对可靠性性能的更高要求,提出利用"大数据"的概念,以数据库为手段的一种有效的分析处理流程。通过这种分析方法,可以使滞后、浪费成本的"事后"评估变成有效的"事前"控制,及时发现并改善可靠性问题。研究中通过实例说明该方法可以使可靠性测试评估更高效,进一步解释它对于快速发现并改善工艺缺陷的作用,同时该方法还能对优化电路设计避免可靠性问题提供参考。可以得出,通过对大量有效数据的分析处理,最大程度地挖掘各数据库的价值和相关性,可以协助产品品质和可靠性得到不断提升。 展开更多

关键词 大数据 半导体可靠性 统计分析 工艺改善 设计优化

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ISSG及其氮化工艺对栅氧化层性能的改善 被引量：1

6

作者 张红伟 高剑琴 +1 位作者 曹永峰 彭树根 《半导体技术》 CAS CSCD 北大核心 2014年第2期124-127,141,共5页

栅氧化层的击穿和漏电是阻碍半导体集成电路发展的重要因素,提高栅氧化层的均匀性可极大地改善栅氧化层的性能。通过引入N2等惰性气体,在高温下对原位水汽氧化法形成的栅氧化层进行实时退火处理。实验结果表明:与没有经过高温N2实时退... 栅氧化层的击穿和漏电是阻碍半导体集成电路发展的重要因素,提高栅氧化层的均匀性可极大地改善栅氧化层的性能。通过引入N2等惰性气体,在高温下对原位水汽氧化法形成的栅氧化层进行实时退火处理。实验结果表明:与没有经过高温N2实时退火处理的栅氧化层相比,经过高温N2实时退火处理的栅氧化层表面均匀度可提高40%左右,栅氧界面态总电荷可减少一个数量级。PMOS器件负偏压不稳定性(NBTI)测试中0.1%样品失效时间(t0.1%)和50%样品失效时间(t50%)分别提高28.6%和40.7%。 展开更多

关键词 原位水汽生成(ISSG) 氮化工艺 栅氧化层 界面态 负偏压不稳定性(NBTI)

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氧化钽阻变存储器的初始化电压调制

7

作者 官郭沁 邹荣 +6 位作者 左青云 田盼 吕杭炳 田志 王奇伟 曾敏 杨志 《现代电子技术》 2021年第6期1-5,共5页

采用物理气相沉积和等离子体氧化工艺制备氧化钽阻变薄膜,利用X射线光电子能谱分析技术对阻变薄膜进行表征。系统研究等离子体氧化时间和阻挡层厚度对初始化电压的影响。研究表明,器件初始化电压随氧化时间增加而增大,同时增加阻挡层厚... 采用物理气相沉积和等离子体氧化工艺制备氧化钽阻变薄膜,利用X射线光电子能谱分析技术对阻变薄膜进行表征。系统研究等离子体氧化时间和阻挡层厚度对初始化电压的影响。研究表明,器件初始化电压随氧化时间增加而增大,同时增加阻挡层厚度可有效降低初始化电压。基于40 nm互补金属氧化物半导体量产工艺平台,成功地在40 nm晶体管后段集成了阻变单元,制备了氧化钽阻变存储器,其初始化电压为3.3 V,置位/复位电压在1.8 V以内。 展开更多

关键词 氧化钽 阻变存储器 电压调制 初始化电压 阻变单元 置位/复位电压

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金属电迁移测试过程中的电介质击穿效应

8

作者 于赫薇 尹彬锋 +1 位作者 周柯 钱燕妮 《半导体技术》 CAS CSCD 北大核心 2015年第4期314-318,共5页

金属互连电迁移有断路失效和短路失效两种常规失效模式,其中短路失效是由于发生了析出效应。目前对电迁移断路失效的研究较多,但是对于析出效应（短路失效）的研究较少。研究发现在金属电迁移析出效应监测过程中易产生两种电介质击穿效... 金属互连电迁移有断路失效和短路失效两种常规失效模式,其中短路失效是由于发生了析出效应。目前对电迁移断路失效的研究较多,但是对于析出效应（短路失效）的研究较少。研究发现在金属电迁移析出效应监测过程中易产生两种电介质击穿效应,分别为在实验刚开始发生的瞬时电介质击穿（TZDB）效应和测试过程中产生的时间依赖性电介质击穿（TDDB）效应。此外,电介质层材料的介电常数值越高,其耐电介质击穿的能力越高。析出效应的监测电场强度的设定值应该同时考虑电介质层材料与测试结构的特性,监测电场强度的设定范围建议为0.15~0.24 MV/cm,以防止在析出效应监测过程中发生电介质击穿,混淆两种不同的失效机理,造成误判。 展开更多

关键词 金属电迁移 短路失效模式 析出效应 时间依赖性电介质击穿(TDDB)效应 瞬时电介质击穿 ( TZDB) 效应

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40nm节点低阻接触栓的电迁移可靠性优化

9

作者 张亮 张慧君 曹永峰 《半导体技术》 CAS CSCD 北大核心 2014年第7期532-538,553,共8页

研究了40 nm工艺中低阻值接触栓的电迁移性能的提升。高性能芯片要求接触栓电阻尽可能小,而接触栓尺寸的减小使低电阻率钨成为必然选择。新材料的引入和尺寸减小等因素使传统工艺中较为稳定的接触栓的电迁移可靠性面临新的挑战。通过减... 研究了40 nm工艺中低阻值接触栓的电迁移性能的提升。高性能芯片要求接触栓电阻尽可能小,而接触栓尺寸的减小使低电阻率钨成为必然选择。新材料的引入和尺寸减小等因素使传统工艺中较为稳定的接触栓的电迁移可靠性面临新的挑战。通过减少电化学腐蚀、改善金属填充、强化界面结合力及减少应力失配等,形成综合性解决方案。最终封装级电迁移可靠性测试结果为:激活能Ea为0.92 eV,电流密度指数n为1.12,寿命为86.3年(超过10年的标准)。与最初工艺相比,消除了顶部腐蚀和中心空隙的缺陷形貌,接触栓电阻优于设计标准,抗电迁移寿命提高超过一千万倍,极大地提高了接触栓的电迁移性能。 展开更多

关键词 电迁移可靠性 低电阻率 钨 化学腐蚀 界面结合力 应力失配

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28 nm工艺开发中的器件局域失配研究

10

作者 蔡恩静 高金德 +2 位作者 朱巧智 魏文 李强 《半导体技术》 CAS CSCD 北大核心 2018年第9期714-719,共6页

在集成电路28 nm和14 nm等先进制造工艺开发中,采用纳米探针锁定失配器件后,依然无法通过物性分析找出失效原因,成为提升低压良率的最大瓶颈。通过对存储失效单元器件特性的分析提出了失效模型,采用计算机辅助设计技术（TCAD）工具对器... 在集成电路28 nm和14 nm等先进制造工艺开发中,采用纳米探针锁定失配器件后,依然无法通过物性分析找出失效原因,成为提升低压良率的最大瓶颈。通过对存储失效单元器件特性的分析提出了失效模型,采用计算机辅助设计技术（TCAD）工具对器件失配进行模拟,给出失效现象的直观解释和工艺改善方向并优化了工艺条件。结果表明在常规器件分析流程中引入TCAD器件模拟是一种更有效的研究低压良率器件局域失配的方法,能大大缩短工艺开发周期。同时,采用热运动的麦克斯韦-玻耳兹曼分布对器件局域失配进行讨论计算,认为注入杂质热运动引起的扩散是导致因离子注入随机波动引起器件局域失配的主导因素。 展开更多

关键词 低压(Vmin)良率 器件局域失配 离子注入随机波动(RDF) 计算机辅助设计技术(TCAD)模拟 麦克斯韦-玻耳兹曼分布

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一种电迁移测试失效时间判定方法

11

作者 钱燕妮 尹彬锋 +1 位作者 周柯 于赫薇 《半导体技术》 CAS CSCD 北大核心 2015年第10期793-797,共5页

采用铜大马士革工艺制备了用于电迁移测试的样品,对电迁移测试过程中存在的两类电阻-时间(R-t)特征曲线进行了研究。研究发现采用固定电阻变化率作为失效判定标准所得的失效时间分布曲线不能真实地反映样品的实际寿命,而采用第一次阻值... 采用铜大马士革工艺制备了用于电迁移测试的样品,对电迁移测试过程中存在的两类电阻-时间(R-t)特征曲线进行了研究。研究发现采用固定电阻变化率作为失效判定标准所得的失效时间分布曲线不能真实地反映样品的实际寿命,而采用第一次阻值跳变点对应的时间作为失效时间所得的分布曲线则更符合电迁移理论。针对两种失效判定方法所得到的不同结果进行了机理分析,结果表明,采用第一次阻值跳变点对应的时间作为失效时间分析电迁移失效更合理。 展开更多

关键词 超大规模集成电路(VLSI) 电迁移 失效判定标准 固定电阻变化率 阻值第一次跳变点

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局部化混合晶向应变硅CMOS结构及其制备方法

12

作者 黄晓橹 颜丙勇 邵华 《半导体技术》 CAS CSCD 北大核心 2012年第8期617-622,633,共7页

描述了混合晶向技术原理以及各种硅衬底晶向的反型层中载流子迁移率特性,分析了应变硅技术对载流子迁移率的增强机理,介绍了DSL这种应变硅技术的工艺实现方法。提出了将混合晶向技术和应变硅技术两者有机结合以提高载流子迁移率的局部... 描述了混合晶向技术原理以及各种硅衬底晶向的反型层中载流子迁移率特性,分析了应变硅技术对载流子迁移率的增强机理,介绍了DSL这种应变硅技术的工艺实现方法。提出了将混合晶向技术和应变硅技术两者有机结合以提高载流子迁移率的局部化混合晶向应变硅基本思路,分析了基于该基本思路的局部化混合晶向应变硅CMOS结构及其电学性能。最后详细描述了局部化混合晶向应变硅CMOS结构工艺流程,为开发高性能、低功耗CMOS集成电路提供了一个科学合理的工艺制备方法。 展开更多

关键词 混合晶向技术(HOT) 应变硅 局部化 迁移率 互补金属氧化物半导体(CMOS)

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40nm一体化刻蚀工艺技术研究

13

作者 盖晨光 《半导体技术》 CAS CSCD 北大核心 2014年第8期589-595,共7页

用金属硬掩模层(MHM)进行一体化(AIO)刻蚀的工艺是40 nm节点后道工序的关键工艺技术。阐述了40 nm低功耗芯片工艺研发过程中,一体化刻蚀工艺开发所遇到的诸多工艺难题,并对其产生的机理进行了深入分析。结合工艺设备与工艺特性,进行了... 用金属硬掩模层(MHM)进行一体化(AIO)刻蚀的工艺是40 nm节点后道工序的关键工艺技术。阐述了40 nm低功耗芯片工艺研发过程中,一体化刻蚀工艺开发所遇到的诸多工艺难题,并对其产生的机理进行了深入分析。结合工艺设备与工艺特性,进行了刻蚀实验并对刻蚀工艺条件进行了优化,使用扫描电子显微镜(SEM)和透射电子显微镜(TEM)对样品形貌进行了观测,采用电迁移测试结构对通孔样品的可靠性进行了测试,结果表明,氮化钛厚度、沟槽剖面形貌和顶部缺口形貌得到优化,双大马士革凹槽形貌、通孔剖面形貌以及通孔底部完整性得到较好控制,解决了氟化钛残留问题,有效解决了一体化刻蚀的工艺难题。 展开更多

关键词 一体化刻蚀 金属硬掩模层 双大马士革 后道工艺(BEOL) 沟槽刻蚀

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