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基于Karatsuba和Vedic算法的快速单精度浮点乘法器
1
作者
易清明
符清杆
+2 位作者
石敏
骆爱文
陈嘉文
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021年第3期368-374,共7页
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运...
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。
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关键词
Karatsuba算法
乘法运算
最大运行时钟频率
单精度浮点乘法器
vedic
算法
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职称材料
基于HCORDIC的浮点运算协处理器的设计
被引量：
6
2
作者
赵创
张为
《电子测量与仪器学报》
CSCD
北大核心
2020年第11期58-65,共8页
通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自...
通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自适应性CORDIC(HCORDIC)算法具有收敛速度快的优点,通过设计用于该算法的浮点乘法器和浮点加法器,进而设计出计算多种三角函数和超越函数的浮点运算协处理器架构。该架构可以实现更快的收敛,同时减少了输出延时并具有低误差精度。设计已在现场可编程逻辑门阵列(FPGA)上实现,结果表明,相比于Xilinx CORDIC IP和其他CORDIC架构,在输出延迟、最大工作频率、关键路径和计算精度等方面有更好的表现,该设计可以应用于多种计算场景,具有较强的工程价值。
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关键词
IEEE
754
FPGA
CORDIC
HCORDIC
吠陀算法
协处理器
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职称材料
题名
基于Karatsuba和Vedic算法的快速单精度浮点乘法器
1
作者
易清明
符清杆
石敏
骆爱文
陈嘉文
机构
暨南大学信息科学技术学院
泰斗微电子科技有限公司
出处
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021年第3期368-374,共7页
基金
中央高校基本科研业务费专项(21620353)
羊城创新创业领军人才支持计划的资助(2019019)。
文摘
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。
关键词
Karatsuba算法
乘法运算
最大运行时钟频率
单精度浮点乘法器
vedic
算法
Keywords
Karatsuba
algorithm
multiplication-operation
maximum operating clock frequency
single-precision floating-point multiplier
vedic algorithm
分类号
TP332 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于HCORDIC的浮点运算协处理器的设计
被引量：
6
2
作者
赵创
张为
机构
天津大学微电子学院
出处
《电子测量与仪器学报》
CSCD
北大核心
2020年第11期58-65,共8页
基金
光电信息控制和安全技术重点实验室项目(JCKY2019210C053)
国家重点研发计划(2016YFE0100400)资助项目
文摘
通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自适应性CORDIC(HCORDIC)算法具有收敛速度快的优点,通过设计用于该算法的浮点乘法器和浮点加法器,进而设计出计算多种三角函数和超越函数的浮点运算协处理器架构。该架构可以实现更快的收敛,同时减少了输出延时并具有低误差精度。设计已在现场可编程逻辑门阵列(FPGA)上实现,结果表明,相比于Xilinx CORDIC IP和其他CORDIC架构,在输出延迟、最大工作频率、关键路径和计算精度等方面有更好的表现,该设计可以应用于多种计算场景,具有较强的工程价值。
关键词
IEEE
754
FPGA
CORDIC
HCORDIC
吠陀算法
协处理器
Keywords
IEEE 754
FPGA
CORDIC
HCORDIC
vedic algorithm
coprocessor
分类号
TP332 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于Karatsuba和Vedic算法的快速单精度浮点乘法器
易清明
符清杆
石敏
骆爱文
陈嘉文
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021
0
在线阅读
下载PDF
职称材料
2
基于HCORDIC的浮点运算协处理器的设计
赵创
张为
《电子测量与仪器学报》
CSCD
北大核心
2020
6
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职称材料
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