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基于Radix-4 Booth编码的并行乘法器设计: 1; 作者范文兵周健章《郑州大学学报（工学版）》 CAS 北大核心 2025年第1期26-33,共8页; 速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化... 展开更多; 关键词 radix-4 booth编码面积传输延时编码器解码器 Wallace压缩; 在线阅读下载PDF 职称材料

基于Radix-4 Booth编码的12位乘累加运算单元设计: 2; 作者吴秀龙王光辰《中国集成电路》 2025年第3期55-62,共8页; 乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过... 展开更多; 关键词乘累加 radix-4 booth编码加法树; 在线阅读下载PDF 职称材料

一种高能效基4-Booth编码并行乘法器设计被引量：4: 3; 作者黄焘闰闰 +2 位作者胡毅尹立谢翔《电子技术应用》 2023年第4期117-122,共6页; 常用的卷积神经网络中存在数十亿次乘法运算,神经网络中乘法的大量能耗成为硬件实现神经网络的能效瓶颈之一。为了降低乘法器的能耗,提出了一种高能效基4-Booth编码并行乘法器。通过改进部分积生成模块,消除了传统方法中的补偿位,使得... 展开更多; 关键词卷积神经网络乘法器基4-booth编码高能效; 在线阅读下载PDF 职称材料

基于加法树压缩和乘数编码优化的乘法器设计: 4; 作者王守华王明旭孙希延《电子技术应用》 2024年第9期73-76,共4页; 定点乘法器是现代信号处理常用的运算单元之一,其整体性能直接决定了系统的竞争力。为了乘法器的计算效率,设计了一种新型高能效有符号数乘法器,使用基4-Booth编码,减少了一半的部分积;另外使用直接求相反数的方法代替传统的取反加一求... 展开更多; 关键词乘法器基4-booth编码 3-2压缩器高能效; 在线阅读下载PDF 职称材料

32位高速浮点乘法器优化设计被引量：2: 5; 作者周德金孙锋于宗光《半导体技术》 CAS CSCD 北大核心 2007年第10期871-874,共4页; 设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 展开更多; 关键词浮点乘法器 booth编码 4-2压缩器超前进位加法器; 在线阅读下载PDF 职称材料

高速双域乘法器设计及其应用被引量：2: 6; 作者郑朝霞资义纯 +1 位作者田园吴浩《微电子学与计算机》 CSCD 北大核心 2016年第5期1-5,共5页; 双域乘法器在椭圆曲线密码学中具有重要意义,是构成双域模乘器的重要组件.考虑到双域乘法器的关键路径主要由GF(p)域决定;因此,在传统的基4Booth编码乘法器的基础上进行优化设计,改进部分积产生电路以及Wallace压缩电路,使其能够同时支... 展开更多; 关键词双域乘法器双域模乘 booth编码双域4-2压缩器; 在线阅读下载PDF 职称材料

一种32位高速浮点乘法器设计被引量：4: 7; 作者周德金孙锋于宗光《电子与封装》 2008年第9期35-38,共4页; 文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述... 展开更多; 关键词浮点乘法器 booth编码 4-2压缩器进位选择加法器; 在线阅读下载PDF 职称材料

一种基于Dadda树的乘法器设计被引量：1: 8; 作者李路路何春 +1 位作者宗竹林章凌宇《微电子学与计算机》 CSCD 北大核心 2011年第5期176-179,共4页; 在基带信号处理芯片中,面积和速度是两个关键的指标.文中在改进的booth算法基础上,采用了Dadda树压缩算法,通过对压缩器基本单元的改进,同时对符号位和尾部零填充进行优化设计;不仅保持了Wallace树结构的并行计算优势,而且面积上也得到... 展开更多; 关键词基4-booth编码 Dadda树结构进位保留加法器 4:2压缩器多层CLA块技术; 在线阅读下载PDF 职称材料

题名基于Radix-4 Booth编码的并行乘法器设计: 1; 作者范文兵周健章; 机构郑州大学电气与信息工程学院; 出处《郑州大学学报（工学版）》 CAS 北大核心 2025年第1期26-33,共8页; 基金河南省科技攻关项目(192102210086)。; 文摘速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化基数为4的改进Booth编码器和解码器,此结构采用较少的逻辑门资源,并且易对输入比特进行并行化处理。在Wallace压缩电路中,对符号扩展位进行预处理并设计新的压缩器结构,优化整个Wallace压缩模块。在第二级压缩过程中提前对高位使用纹波进位加法器结构计算,减小了多bit伪和的求和位数。在求和电路中,使用两级超前进位加法器结构,在缩短关键路径传输延时的同时避免增大芯片面积,提高了乘法器的运行速度。新型定点乘法器与已有的乘法器结构相比,减少了12.0%的面积,降低了20.5%的延时。; 关键词 radix-4 booth编码面积传输延时编码器解码器 Wallace压缩; Keywords radix-4 booth coding area transmission delay encoder decoder Wallace compression; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于Radix-4 Booth编码的12位乘累加运算单元设计: 2; 作者吴秀龙王光辰; 机构安徽大学安徽高性能集成电路工程研究中心; 出处《中国集成电路》 2025年第3期55-62,共8页; 基金国家自然科学基金项目(62274001) 安徽省重点研发计划项目(2022a05020044) +1 种基金安徽省高校协同创新项目(GXXT-2023-003)。; 文摘乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过Radix-4 Booth编码以减少乘法部分积数量,设计了规则化的生成方案对乘法部分积进行约束以简化后续累加过程,在累加阶段使用了基于4-2压缩和3-2压缩的混合加法树结构以提高压缩效率,引入流水结构以提高吞吐量。在0.5 V下,提出的结构能效可以达到15.04 TOPS/W,相比使用行波进位加法器进行累加的MAC结构优化约13.4%。; 关键词乘累加 radix-4 booth编码加法树; Keywords Multiply-accumulate radix-4 booth encoding adder tree; 分类号 TP183 [自动化与计算机技术—控制理论与控制工程]; 在线阅读下载PDF 职称材料

题名一种高能效基4-Booth编码并行乘法器设计被引量：4: 3; 作者黄焘闰闰胡毅尹立谢翔; 机构清华大学集成电路学院; 出处《电子技术应用》 2023年第4期117-122,共6页; 基金国家重点研发计划(2019YFB2204800)。; 文摘常用的卷积神经网络中存在数十亿次乘法运算,神经网络中乘法的大量能耗成为硬件实现神经网络的能效瓶颈之一。为了降低乘法器的能耗,提出了一种高能效基4-Booth编码并行乘法器。通过改进部分积生成模块,消除了传统方法中的补偿位,使得乘法器延时减小且能耗降低。后仿真结果显示,所提出的乘法器比现有乘法器面积减小了5.2%,延时减小了6.3%,能耗降低了10.8%。; 关键词卷积神经网络乘法器基4-booth编码高能效; Keywords CNN multiplier radix-4 booth encoder high energy efficiency; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于加法树压缩和乘数编码优化的乘法器设计: 4; 作者王守华王明旭孙希延; 机构桂林电子科技大学广西精密导航技术与应用重点实验室桂林电子科技大学信息与通信学院卫星导航定位与位置服务国家地方联合工程研究中心南宁桂电电子科技研究院有限公司; 出处《电子技术应用》 2024年第9期73-76,共4页; 基金国家自然科学基金(62061010,62161007) 广西精密导航技术与应用重点实验室基金项目(DH202301) +1 种基金广西科技厅项目(桂科AB21196041) 桂林电子科技大学研究生教育创新计划项目(2023YCXS035)。; 文摘定点乘法器是现代信号处理常用的运算单元之一,其整体性能直接决定了系统的竞争力。为了乘法器的计算效率,设计了一种新型高能效有符号数乘法器,使用基4-Booth编码,减少了一半的部分积;另外使用直接求相反数的方法代替传统的取反加一求相反数的方法,使得部分积阵列比特数减少且形状规整,易于压缩。提出的3-2压缩器和半加器相混合的新型树型压缩结构硬件资源开销优化明显,对比现有的乘法器异或门数量下降了14%,二选一选择器数量下降了31%,总面积减少了50%,计算效率大大提高。; 关键词乘法器基4-booth编码 3-2压缩器高能效; Keywords multiplier radix-4 booth encoder 3-2 compressor efficiency; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名32位高速浮点乘法器优化设计被引量：2: 5; 作者周德金孙锋于宗光; 机构江南大学信息工程学院中国电子科技集团公司第五十八研究所; 出处《半导体技术》 CAS CSCD 北大核心 2007年第10期871-874,共4页; 基金国防科技重点实验室基金资助项目(51433020105DZ6802); 文摘设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。; 关键词浮点乘法器 booth编码 4-2压缩器超前进位加法器; Keywords floating-point multiplier booth-encoding 4-2 compressor carry look-ahead adder（CLA）; 分类号 TN332.22 [电子电信—物理电子学]; 在线阅读下载PDF 职称材料

题名高速双域乘法器设计及其应用被引量：2: 6; 作者郑朝霞资义纯田园吴浩; 机构华中科技大学光学与电子信息学院; 出处《微电子学与计算机》 CSCD 北大核心 2016年第5期1-5,共5页; 基金湖北省重大项目(2015ACA063) 中央高校基本科研业务费资助 +1 种基金 HUST(2014TS041) 深圳市技术创新计划(CYZZ20140829104843693); 文摘双域乘法器在椭圆曲线密码学中具有重要意义,是构成双域模乘器的重要组件.考虑到双域乘法器的关键路径主要由GF(p)域决定;因此,在传统的基4Booth编码乘法器的基础上进行优化设计,改进部分积产生电路以及Wallace压缩电路,使其能够同时支持GF(p)域和GF(2 m)域.设计的双域乘法器在FPGA实现结果表明,双域乘法器比单独实现两个域面积减小16.9%;延时比单独的GF(p)域增加1.188ns.将设计的双域乘法器应用到模乘器,结果表明,该设计完成一次256bit的模乘操作比已有的在时间上节约了7.35%.; 关键词双域乘法器双域模乘 booth编码双域4-2压缩器; Keywords dual-field multiplier dual-field montgomery multiplier booth encoder dual-field 4-2 compressor; 分类号 TN47 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种32位高速浮点乘法器设计被引量：4: 7; 作者周德金孙锋于宗光; 机构江南大学信息工程学院; 出处《电子与封装》 2008年第9期35-38,共4页; 基金国防科技重点实验室基金赞助项目(51433020105DZ6801); 文摘文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。; 关键词浮点乘法器 booth编码 4-2压缩器进位选择加法器; Keywords floating-point multiplier booth-encoding 4-2 compressor CSA; 分类号 TN702 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名一种基于Dadda树的乘法器设计被引量：1: 8; 作者李路路何春宗竹林章凌宇; 机构电子科技大学电子科学与技术研究院; 出处《微电子学与计算机》 CSCD 北大核心 2011年第5期176-179,共4页; 文摘在基带信号处理芯片中,面积和速度是两个关键的指标.文中在改进的booth算法基础上,采用了Dadda树压缩算法,通过对压缩器基本单元的改进,同时对符号位和尾部零填充进行优化设计;不仅保持了Wallace树结构的并行计算优势,而且面积上也得到了很大的改善;同时相对于Wallace树结构的规则结构也更利于版图设计.压缩结果采用了多层CLA块技术,使得乘法器的速度得到进一步的提高.在0.13μm的SMIC八层金属CMOS工艺下,DC(Design Compiler)综合结果表明,芯片面积为20633.59μm2,最大延迟仅为3.00ns.; 关键词基4-booth编码 Dadda树结构进位保留加法器 4:2压缩器多层CLA块技术; Keywords base 4-booth encoding Dadda tree structure CSA 4：2 compressor multi-block CLA technique; 分类号 TP332.2 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	基于Radix-4 Booth编码的并行乘法器设计	范文兵周健章	《郑州大学学报（工学版）》 CAS 北大核心	2025	0	在线阅读下载PDF 职称材料
2	基于Radix-4 Booth编码的12位乘累加运算单元设计	吴秀龙王光辰	《中国集成电路》	2025	0	在线阅读下载PDF 职称材料
3	一种高能效基4-Booth编码并行乘法器设计	黄焘闰闰胡毅尹立谢翔	《电子技术应用》	2023	4	在线阅读下载PDF 职称材料
4	基于加法树压缩和乘数编码优化的乘法器设计	王守华王明旭孙希延	《电子技术应用》	2024	0	在线阅读下载PDF 职称材料
5	32位高速浮点乘法器优化设计	周德金孙锋于宗光	《半导体技术》 CAS CSCD 北大核心	2007	2	在线阅读下载PDF 职称材料
6	高速双域乘法器设计及其应用	郑朝霞资义纯田园吴浩	《微电子学与计算机》 CSCD 北大核心	2016	2	在线阅读下载PDF 职称材料
7	一种32位高速浮点乘法器设计	周德金孙锋于宗光	《电子与封装》	2008	4	在线阅读下载PDF 职称材料
8	一种基于Dadda树的乘法器设计	李路路何春宗竹林章凌宇	《微电子学与计算机》 CSCD 北大核心	2011	1	在线阅读下载PDF 职称材料