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异步超前进位加法器设计 被引量:3
1
作者 杨银堂 徐阳扬 +1 位作者 周端 弥晓华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期33-37,共5页
提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前... 提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器. 展开更多
关键词 异步 并行 超前进位 加法器 自定时
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多位快速加法器的设计 被引量:3
2
作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页
加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多
关键词 半加器 全加器 超前进位加法器 二叉树法
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16位超前进位加法器的设计 被引量:8
3
作者 谢莹 陈琳 《合肥工业大学学报(自然科学版)》 CAS CSCD 2004年第4期450-454,共5页
电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多
关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器
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支持AltiVec技术的可分裂式加法器研究与设计 被引量:1
4
作者 黄小平 樊晓桠 +1 位作者 张盛兵 庄伟 《计算机工程与应用》 CSCD 北大核心 2009年第12期63-65,123,共4页
AltiVec技术是Power PC体系结构处理器采用的多媒体向量处理技术。研究和设计了支持该技术的128位可分裂式加法器。该加法器可分裂实现16个字节、8个半字、4个字的并行加法操作。从时序、面积以及验证的复杂度等方面对三种设计方法进行... AltiVec技术是Power PC体系结构处理器采用的多媒体向量处理技术。研究和设计了支持该技术的128位可分裂式加法器。该加法器可分裂实现16个字节、8个半字、4个字的并行加法操作。从时序、面积以及验证的复杂度等方面对三种设计方法进行了分析比较。 展开更多
关键词 AhiVec技术 加法器 可分裂 先行进位
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进位保留加法器的命题投影时序逻辑组合验证 被引量:2
5
作者 张南 段振华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2012年第5期192-196,共5页
为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件... 为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性.进位保留加法器的验证实例说明了该方法的可行性。 展开更多
关键词 时序逻辑 组合验证 进位保留加法器 超前进位加法器
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量子全加器设计 被引量:3
6
作者 常丽 朱宇祥 蒋辉 《电子学报》 EI CAS CSCD 北大核心 2019年第9期1863-1867,共5页
量子全加器是量子计算机的基本单元,为了减少能耗,降低构造成本及物理实现难度,本文提出一种新型 n 位量子全加器,使用 3n 个CNOT(Controlled NOT)门和 2n -1个Toffoli门实现 n 位量子加减法,采用超前进位方式,不含进位输入,通过最高溢... 量子全加器是量子计算机的基本单元,为了减少能耗,降低构造成本及物理实现难度,本文提出一种新型 n 位量子全加器,使用 3n 个CNOT(Controlled NOT)门和 2n -1个Toffoli门实现 n 位量子加减法,采用超前进位方式,不含进位输入,通过最高溢出标志位判断加法的进位和减法的正负号,标志位不参与高低位计算,不增加电路延时,适合 n 位量子并行计算.随机生成4、8、16和32位数分别进行加减仿真操作,验证了全加器的正确性.该全加器量子代价较低,结构简单,有利于提高集成电路规模和集成度. 展开更多
关键词 可逆逻辑电路 量子全加器 超前进位 量子代价 电路能耗 量子计算机
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32位高速浮点乘法器优化设计 被引量:2
7
作者 周德金 孙锋 于宗光 《半导体技术》 CAS CSCD 北大核心 2007年第10期871-874,共4页
设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。 展开更多
关键词 浮点乘法器 BOOTH编码 4-2压缩器 超前进位加法器
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用于DDS系统相位累加器的加法器设计 被引量:2
8
作者 张萍 高海霞 +1 位作者 柴常春 杨银堂 《现代电子技术》 2007年第13期49-50,54,共3页
直接数字频率合成器(DDS)具有频率转换时间短、分辨率高、输出相位连续等优点,是现代频率合成的重要技术之一。在分析了DDS基本原理的基础上,对DDS中的核心单元之一相位累加器进行了系统研究。分别利用镜像电路和超前进位全加器实现信... 直接数字频率合成器(DDS)具有频率转换时间短、分辨率高、输出相位连续等优点,是现代频率合成的重要技术之一。在分析了DDS基本原理的基础上,对DDS中的核心单元之一相位累加器进行了系统研究。分别利用镜像电路和超前进位全加器实现信号源累加器模块,进行模拟仿真并比较,结果表明镜像加法器在运算速度、版图布局上都优于超前进位加法器。 展开更多
关键词 直接数字频率合成器 相位累加器 镜像加法器 超前进位加法器
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4个加数的并行加法器及扩展接口的研究 被引量:2
9
作者 刘杰 易茂祥 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2009年第11期1683-1686,共4页
算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采... 算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。 展开更多
关键词 算术逻辑运算单元 加法器 超前进位加法器
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一种多功能阵列乘法器的设计方法 被引量:2
10
作者 胡正伟 仲顺安 《计算机工程》 CAS CSCD 北大核心 2007年第22期23-25,共3页
为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6... 为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。 展开更多
关键词 阵列乘法器 浮点 超前进位 流水线
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5加数并行加法器及其进位接口
11
作者 刘杰 易茂祥 《计算机工程》 CAS CSCD 北大核心 2010年第1期251-252,259,共3页
传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结... 传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。 展开更多
关键词 加法器 超前进位加法器 进位接口
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基于Montgomery的RSA高速低成本实现 被引量:1
12
作者 王辉 刘宏伟 张慧敏 《计算机工程》 CAS CSCD 北大核心 2009年第22期224-226,共3页
给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,... 给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。 展开更多
关键词 RSA算法 模乘 模幂 进位保留加法器 BOOTH编码 超前进位加法器
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基于FPGA的高速FIR数字滤波器的设计 被引量:5
13
作者 王心焕 《现代电子技术》 2007年第15期184-187,共4页
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了... 采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。 展开更多
关键词 分布式算法 BOOTH算法 WALLACE树 超前进位加法器 进位选择加法器 流水线技术 ISE
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性能改进的16位超前进位加法器 被引量:1
14
作者 李嘉 蒋林 《现代电子技术》 2007年第22期172-174,共3页
加法运算是最重要最基本的运算,所有的其他基本算术运算,减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同,有的要求速度更快,有的要求面积更小。基于速度更快的要求,对3种常用加法器从结构与性能... 加法运算是最重要最基本的运算,所有的其他基本算术运算,减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同,有的要求速度更快,有的要求面积更小。基于速度更快的要求,对3种常用加法器从结构与性能上进行比较,给出了综合面积与速度的比较。进而对超前进位加法器进行了进一步改进,加入了流水线结构设计,大大提高了其速度性能。 展开更多
关键词 串行进位加法器 超前进位加法器 流水线 逻辑综合
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基于流水线的复数阵列加法器的设计与实现 被引量:1
15
作者 马龙龙 李云 冯增喜 《科学技术与工程》 2007年第12期2863-2866,2871,共5页
复数加法运算复杂,用硬件实现复数加法,需要使用数目众多的加法器,占用大量的面积。通过分析复数加法的运算过程,将计算过程流水化,对各加法器进行有效的复用,设计了一个阵列加法器的电路结构实现其功能,并将其用Verilog硬件设计语言描... 复数加法运算复杂,用硬件实现复数加法,需要使用数目众多的加法器,占用大量的面积。通过分析复数加法的运算过程,将计算过程流水化,对各加法器进行有效的复用,设计了一个阵列加法器的电路结构实现其功能,并将其用Verilog硬件设计语言描述后,在Modelsim6·0中完成了功能验证,在SyplifyPro7·0中完成了电路综合,并采用ISE7·1完成了布局布线。功能验证、电路综合及布局布线的结果表明设计正确,实现了复数加法运算,时序性能好,耗用资源少。 展开更多
关键词 加法器 超前进位 复数阵列 流水线
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图像边缘检测高速数字滤波器设计与实现研究 被引量:1
16
作者 林伟 周剑扬 《现代电子技术》 2006年第6期26-29,共4页
简要介绍了图像边缘检测的基本概念,针对其硬件实现的基本模型进行探讨;分析其关键算术单元,采用了多种优化措施并引入了流水线的设计方法以满足高速应用的要求;提出了3种不同的FIR滤波器实现结构;最终完成FPGA和ASIC设计,对不同结构的... 简要介绍了图像边缘检测的基本概念,针对其硬件实现的基本模型进行探讨;分析其关键算术单元,采用了多种优化措施并引入了流水线的设计方法以满足高速应用的要求;提出了3种不同的FIR滤波器实现结构;最终完成FPGA和ASIC设计,对不同结构的实现数据进行比较并给出了结论,实现结果表明该设计可以满足高速系统应用场合。 展开更多
关键词 边缘检测 FIR滤波嚣 流水线设计 超前进位加法 FPGA
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