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Symbol Synchronization of Single-Carrier Signal with Ultra-Low Oversampling Rate Based on Polyphase Filter
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作者 Shili Wang Ruihao Song Dongfang Hu 《Journal of Beijing Institute of Technology》 EI CAS 2022年第5期492-504,共13页
An efficient single-carrier symbol synchronization method is proposed in this paper,which can work under a very low oversampling rate.This method is based on the frequency aliasing squared timing recovery assisted by ... An efficient single-carrier symbol synchronization method is proposed in this paper,which can work under a very low oversampling rate.This method is based on the frequency aliasing squared timing recovery assisted by pilot symbols and time domain filter.With frequency aliasing squared timing recovery with pilots,it is accessible to estimate timing error under oversampling rate less than 2.The time domain filter simultaneously performs matched-filtering and arbitrary interpolation.Because of pilot assisting,timing error estimation can be free from alias and self noise,so our method has good performance.Compared with traditional time-domain methods requiring oversampling rate above 2,this method can be adapted to any rational oversampling rate including less than 2.Moreover,compared with symbol synchronization in frequency domain which can operate under low oversampling rate,our method saves the complicated operation of conversion between time domain and frequency domain.By low oversampling rate and resource saving filter,this method is suitable for ultra-high-speed communication systems under resource-restricted hardware.The paper carries on the simulation and realization under 64QAM system.The simulation result shows that the loss is very low(less than 0.5 dB),and the real-time implementation on field programmable gate array(FPGA)also works fine. 展开更多
关键词 symbol synchronization ultra-low oversampling rate polyphase filter
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一种快速同步的时钟数据恢复电路的设计实现 被引量:14
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作者 尹晶 曾烈光 《光通信技术》 CSCD 北大核心 2007年第1期52-54,共3页
时钟数据恢复(CDR)电路是通信传输设备中的重要部分,对于突发式的接收,基于锁相环的传统的CDR往往不能满足其快速同步的要求。对此,文章采用过采样方式基于FPGA设计实现了一种全数字化的155.52Mb/s下的CDR电路。理论分析、仿真和实验测... 时钟数据恢复(CDR)电路是通信传输设备中的重要部分,对于突发式的接收,基于锁相环的传统的CDR往往不能满足其快速同步的要求。对此,文章采用过采样方式基于FPGA设计实现了一种全数字化的155.52Mb/s下的CDR电路。理论分析、仿真和实验测试结果表明,该CDR电路可以有效地对相位变化实现快速同步,有很大的捕捉范围,且系统较锁相环便于集成。 展开更多
关键词 CDR 过采样 快速同步 FPGA
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用于谐波测量的非均匀同步采样时钟产生方法 被引量:1
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作者 赵岩 孙玲玲 谭年熊 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2013年第10期1857-1862,共6页
为了消除谐波采样中的频谱泄露并降低电路实现代价,提出非均匀同步过采样时钟产生方法.该方法使用延时锁定环路产生非均匀时钟,控制谐波采样的过采样间隔.通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期,使非均匀过... 为了消除谐波采样中的频谱泄露并降低电路实现代价,提出非均匀同步过采样时钟产生方法.该方法使用延时锁定环路产生非均匀时钟,控制谐波采样的过采样间隔.通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期,使非均匀过采样噪声位于模数转换器输出带宽之外,减小了采样噪声对谐波频谱的调制影响,保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟.过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构,所需延时单元个数从3×10°减少到125.采样数据可以作为同步采样序列直接进行快速傅里叶变换运算,无需消除非均匀采样噪声和频谱泄露的操作.在使用1.6384MHz参考时钟、基波频率为46~54Hz的情况下,63次谐波范围内的谐波幅度和相位测量误差分别小于0.02%和0.031°. 展开更多
关键词 非均匀同步过采样 谐波测量 时钟产生
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基于时域过采样的OFDM频偏校正体制 被引量:1
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作者 王亚莉 吕浚哲 王育民 《电子学报》 EI CAS CSCD 北大核心 2005年第4期710-713,共4页
本文提出了一种新的适用于OFDM调制体制的频偏估计算法,这种算法建立在时域信号两倍过采样的基础上.它对过采样后产生的奇、偶序列做FFT变换,利用奇、偶序列所产生频域序列在不同子载波处的相关性,首先估计出整数频偏(是指最接近归一化... 本文提出了一种新的适用于OFDM调制体制的频偏估计算法,这种算法建立在时域信号两倍过采样的基础上.它对过采样后产生的奇、偶序列做FFT变换,利用奇、偶序列所产生频域序列在不同子载波处的相关性,首先估计出整数频偏(是指最接近归一化频偏的整数部分) ,进行校正,然后通过跟踪环路完成小数频偏跟踪(是指归一化频偏的绝对值小于0 .5的部分) .这种算法不依赖于信道,所以同样适用于频率选择性衰落信道,仿真证明,所提出的算法在衰落信道情况下,仍能纠正较大的频偏. 展开更多
关键词 OFDM 频偏估计 过采样 频率同步 移动信道
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