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Verilog HDL语言的AES密码算法FPGA优化实现被引量：5: 1; 作者李浪邹祎 +1 位作者李仁发李肯立《重庆大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第6期56-64,共9页; AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模... 展开更多; 关键词 AES算法 verilog hdl FPGA实现; 在线阅读下载PDF 职称材料

PRESENT密码硬件语言实现及其优化研究被引量：7: 2; 作者李浪李仁发 +1 位作者邹祎贺位位《小型微型计算机系统》 CSCD 北大核心 2013年第10期2272-2274,共3页; PRESENT密码算法是2007年提出来的一种轻量级分组密码算法,适合于物联网环境下的安全加密.研究了PRESENT密码算法结构,在原算法结构基础上优化了密钥扩展的实现方法,把密钥扩展不在原算法图的右边实现,而是放入轮运算中.在硬件实现上,3... 展开更多; 关键词 PRESENT 密钥扩展优化 verilog hdl实现; 在线阅读下载PDF 职称材料

电子收费系统车载单元LLC子层研究被引量：3: 3; 作者张威李跃辉景为平《计算机工程》 CAS CSCD 北大核心 2011年第8期246-248,共3页; 采用通用微控制器实现电子收费(ETC)专用短程通信的逻辑链路控制(LLC)子层时存在功耗大、速度慢等缺点。针对该问题,通过研究ETC系统中车载单元LLC子层协议的工作原理,提出以专用逻辑电路实现LLC子层的功能,给出2种类型服务在该层的状... 展开更多; 关键词电子收费专用短程通信逻辑链路控制状态分析 FPGA实现 verilog hdl语言; 在线阅读下载PDF 职称材料

Turbo码编码器的FPGA设计与实现被引量：2: 4; 作者祁栋升陈自力白勇博《郑州轻工业学院学报（自然科学版）》 CAS 2010年第6期115-117,共3页; 根据Turbo码编码原理,结合无人机数据链通信特点,给出了Turbo码编码器设计方案.该方案以Xilinx公司的FPGA芯片为硬件开发平台,使用ISE开发工具和Verilog HDL语言,实现了整个Turbo码编码器的设计.仿真实验表明,在纠错能力范围内,该方案... 展开更多; 关键词 TURBO码编码器 verilog hdl FPGA实现; 在线阅读下载PDF 职称材料

基于FPGA的FESH分组密码算法高速实现被引量：5: 5; 作者王建新周世强 +1 位作者肖超恩张磊《信息网络安全》 CSCD 北大核心 2021年第1期57-64,共8页; FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法。文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率。实... 展开更多; 关键词 FESH 分组密码 verilog hdl高速实现流水线设计; 在线阅读下载PDF 职称材料

题名Verilog HDL语言的AES密码算法FPGA优化实现被引量：5: 1; 作者李浪邹祎李仁发李肯立; 机构衡阳师范学院计算机科学系湖南大学信息科学与工程学院; 出处《重庆大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第6期56-64,共9页; 基金国家自然科学基金资助项目(61133005) 湖南省教育厅青年资助项目(11B018) +1 种基金衡阳师范学院产学研基金项目(12CXYZ01); 文摘 AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。; 关键词 AES算法 verilog hdl FPGA实现; Keywords AES（advanced encryption standard） algorithm verilog hdl FPGA implementation; 分类号 TP309.7 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名PRESENT密码硬件语言实现及其优化研究被引量：7: 2; 作者李浪李仁发邹祎贺位位; 机构衡阳师范学院计算机系湖南大学信息科学与工程学院; 出处《小型微型计算机系统》 CSCD 北大核心 2013年第10期2272-2274,共3页; 基金国家自然科学基金项目(61173036)资助湖南省教育厅青年项目(11B018)资助 +2 种基金湖南省十二五重点建设学科项目资助; 文摘 PRESENT密码算法是2007年提出来的一种轻量级分组密码算法,适合于物联网环境下的安全加密.研究了PRESENT密码算法结构,在原算法结构基础上优化了密钥扩展的实现方法,把密钥扩展不在原算法图的右边实现,而是放入轮运算中.在硬件实现上,31轮重复运算只实现一次,采用31次调用完成,从而可以大幅节约PRESENT密码实现面积.最后,对PRESENT密码的各核心模块进行了Verilog HDL实现,并分模块进行了测试数据验证.经FPGA综合下载后,实验结果表明优化的PRESENT密码硬件语言实现正确,面积相对原始算法更少.; 关键词 PRESENT 密钥扩展优化 verilog hdl实现; Keywords PRESENT key updates optimization verilog hdl implementation; 分类号 TP309 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名电子收费系统车载单元LLC子层研究被引量：3: 3; 作者张威李跃辉景为平; 机构南通大学江苏省专用集成电路设计重点实验室; 出处《计算机工程》 CAS CSCD 北大核心 2011年第8期246-248,共3页; 基金中华人民共和国交通运输部基金资助项目(2009-353-332-290) 江苏省交通厅基金资助项目(09X12) 江苏省研究生创新工程基金资助项目(CX09S-022Z); 文摘采用通用微控制器实现电子收费(ETC)专用短程通信的逻辑链路控制(LLC)子层时存在功耗大、速度慢等缺点。针对该问题,通过研究ETC系统中车载单元LLC子层协议的工作原理,提出以专用逻辑电路实现LLC子层的功能,给出2种类型服务在该层的状态转换方式。利用Verilog HDL在FPGA上实现该层的功能,结果证明了该方法的有效性。; 关键词电子收费专用短程通信逻辑链路控制状态分析 FPGA实现 verilog hdl语言; Keywords Electronic Toll Collection（ETC）； Dedicated Short-Range Communication（DSRC）； Logical Link Control（LLC）； state analysis； implementation with FPGA； verilog hdl；; 分类号 TP393.04 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名Turbo码编码器的FPGA设计与实现被引量：2: 4; 作者祁栋升陈自力白勇博; 机构军械工程学院光学与电子工程系; 出处《郑州轻工业学院学报（自然科学版）》 CAS 2010年第6期115-117,共3页; 文摘根据Turbo码编码原理,结合无人机数据链通信特点,给出了Turbo码编码器设计方案.该方案以Xilinx公司的FPGA芯片为硬件开发平台,使用ISE开发工具和Verilog HDL语言,实现了整个Turbo码编码器的设计.仿真实验表明,在纠错能力范围内,该方案能够实现正确编码且具有较高的编码速率,提高了无人机数据链的通信质量和抗干扰性能.; 关键词 TURBO码编码器 verilog hdl FPGA实现; Keywords Turbo codes encoder verilog hdl FPGA implement; 分类号 TP393 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名基于FPGA的FESH分组密码算法高速实现被引量：5: 5; 作者王建新周世强肖超恩张磊; 机构北京电子科技学院电子与通信工程系北京工商大学农产品质量安全追溯技术及应用国家工程实验室; 出处《信息网络安全》 CSCD 北大核心 2021年第1期57-64,共8页; 基金国家重点研发计划[2017YFB0801803] 农产品质量安全追溯技术及应用国家工程实验室开放课题[AQT-2018-YB5]。; 文摘 FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法。文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率。实验结果表明,在软件Quartus Ⅱ 15.0上使用5CEFA7F31C6芯片进行综合设计,采用流水线设计方法进行优化后,算法最高运行速率达到296.74 MHz,相较于有限状态机实现提高了98.28%;吞吐率达到37.98 Gbps,相较于有限状态机实现提升了约33倍。; 关键词 FESH 分组密码 verilog hdl高速实现流水线设计; Keywords FESH block cipher high-speed implementation of verilog hdl pipeline design; 分类号 TP309 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	Verilog HDL语言的AES密码算法FPGA优化实现	李浪邹祎李仁发李肯立	《重庆大学学报（自然科学版）》 EI CAS CSCD 北大核心	2014	5	在线阅读下载PDF 职称材料
2	PRESENT密码硬件语言实现及其优化研究	李浪李仁发邹祎贺位位	《小型微型计算机系统》 CSCD 北大核心	2013	7	在线阅读下载PDF 职称材料
3	电子收费系统车载单元LLC子层研究	张威李跃辉景为平	《计算机工程》 CAS CSCD 北大核心	2011	3	在线阅读下载PDF 职称材料
4	Turbo码编码器的FPGA设计与实现	祁栋升陈自力白勇博	《郑州轻工业学院学报（自然科学版）》 CAS	2010	2	在线阅读下载PDF 职称材料
5	基于FPGA的FESH分组密码算法高速实现	王建新周世强肖超恩张磊	《信息网络安全》 CSCD 北大核心	2021	5	在线阅读下载PDF 职称材料