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Test system of the front-end readout for an application-specific integrated circuit for the water Cherenkov detector array at the large high-altitude air shower observatory 被引量:5
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作者 Er-Lei Chen Lei Zhao +4 位作者 Li Yu Jia-Jun Qin Yu Liang Shu-Bin Liu Qi An 《Nuclear Science and Techniques》 SCIE CAS CSCD 2017年第6期140-149,共10页
The water Cherenkov detector array(WCDA) is an important part of the large high-altitude air shower observatory(LHAASO),which is in a research and development phase.The central scientific goal of LHAASO is to explore ... The water Cherenkov detector array(WCDA) is an important part of the large high-altitude air shower observatory(LHAASO),which is in a research and development phase.The central scientific goal of LHAASO is to explore the origin of high-energy cosmic rays of the universe and to push forward the frontier of new physics.To simplify the WCDA's readout electronics,a prototype of a front-end readout for an application-specific integrated circuit(ASIC) is designed based on the timeover-threshold method to achieve charge-to-time conversion.High-precision time measurement and charge measurement are necessary over a full dynamic range[1-4000photoelectrons(P.E.)].To evaluate the performance of this ASIC,a test system is designed that includes the front-end ASIC test module,digitization module,and test software.The first module needs to be customized for different ASIC versions,whereas the digitization module and test software are tested for general-purpose use.In the digitization module,a field programmable gate array-based time-todigital converter is designed with a bin size of 333 ps,which also integrates an inter-integrated circuit to configure the ASIC test module,and a universal serial bus interface is designed to transfer data to the remote computer.Test results indicate that the time resolution is better than 0.5 ns,and the charge resolution is better than 30%root mean square(RMS) at 1 P.E.and 3%RMS at 4000 P.E.,which are beyond the application requirements. 展开更多
关键词 Time and charge measurement PHOTOMULTIPLIER tube (PMT) Water CHERENKOV detector ARRAY Inter-integrated circuit application-specific integrated circuit Test system
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低存储高速可重构LDPC码译码器设计及ASIC实现 被引量:8
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作者 栾志斌 裴玉奎 葛宁 《电子与信息学报》 EI CSCD 北大核心 2014年第10期2287-2292,共6页
在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该... 在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。 展开更多
关键词 低密度奇偶校验(LDPC)码 无线通信 可重构 低存储 高吞吐率 专用集成电路(asic)
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星地高速数传系统LDPC编码器ASIC集成芯片设计 被引量:5
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作者 张浩 殷柳国 《宇航学报》 EI CAS CSCD 北大核心 2015年第1期96-102,共7页
面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,... 面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,硅片面积为5.495 mm2,功耗仅为184.3 m W。与传统结构设计的相同吞吐率的LDPC编码器芯片相比,本文方案可以将存储空间需求降至传统结构的18.52%,硅片面积和功耗分别下降至传统结构的20.3%和83.3%,非常适用于超高速星上通信应用。 展开更多
关键词 卫星通信 LDPC编码器 多码率融合 集成芯片设计
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基于FPGA的ASIC芯片抗辐射性能评估系统 被引量:3
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作者 刘海静 王正 +1 位作者 单毅 董业民 《半导体技术》 CAS 北大核心 2021年第3期249-254,共6页
针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还... 针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm^(2)·mg^(-1)的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。 展开更多
关键词 专用集成电路(asic) 抗辐射 现场可编程门阵列(FPGA) 单粒子翻转(SEU) 性能评估
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MEMS陀螺驱动数字闭环ASIC设计 被引量:1
5
作者 任臣 杨亮 杨拥军 《半导体技术》 CAS CSCD 北大核心 2015年第8期566-569,584,共5页
针对MEMS陀螺,基于四阶机电结合ΣΔ调制器技术设计了一款驱动数字闭环电路。其中电容/电压转换电路(C/V转换电路)采用了开关电容电路。为了降低C/V转换电路的噪声,采用了相关双采样(CDS)技术和斩波开关技术。仿真结果表明,采用这... 针对MEMS陀螺,基于四阶机电结合ΣΔ调制器技术设计了一款驱动数字闭环电路。其中电容/电压转换电路(C/V转换电路)采用了开关电容电路。为了降低C/V转换电路的噪声,采用了相关双采样(CDS)技术和斩波开关技术。仿真结果表明,采用这两项技术后,C/V转换电路的噪声在1~10kHz附近达到了约20zF/Hz。数字信号处理部分的时钟由锁相环路(PLL)提供,并且片上PLL对陀螺驱动模态谐振频率进行了倍频。采用0.18μmCMOS工艺制作设计的专用集成电路(ASIC)。实验结果表明,驱动闭环电路能够成功起振,电路输出信号的信噪比达到112dB,1h的稳定性达到2.08×10-4。 展开更多
关键词 MEMS陀螺 专用集成电路(asic) 驱动数字闭环 电容/电压转换 ΣΔ调制
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一种可编程异构芯片设计方法应用于视频桥接
6
作者 王潘丰 蔡懿慈 《电子学报》 北大核心 2025年第1期72-83,共12页
随着智能时代的到来,越来越多的设备拥有摄像头和显示屏,而它们具有各种各样不同接口和视频格式,视频桥接面临新的挑战.以往的解决方案是根据接口和视频格式的需求采用不同的电路,如现场可编程门阵列(Field Programmable Gate Array,FP... 随着智能时代的到来,越来越多的设备拥有摄像头和显示屏,而它们具有各种各样不同接口和视频格式,视频桥接面临新的挑战.以往的解决方案是根据接口和视频格式的需求采用不同的电路,如现场可编程门阵列(Field Programmable Gate Array,FPGA)、图形处理器(Graphics Processing Unit,GPU)和专用集成电路(Application Specific Integrated Circuit,ASIC)等.但这种单一的电路模式难以同时满足低成本、超低功耗和小型化的要求,尤其是在移动显示领域.本文提出了一种新的异构体系架构,它将FPGA、微控制单元(MicroController Unit,MCU)、ASIC和存储器无缝集成到一个芯片中.该芯片不仅实现了小型化,而且具有低成本和低功耗的优势;更重要的是该款芯片可以支持不同接口和视频格式的桥接需求.针对不同算法的应用,本文给出了使用该芯片的评估方法和解决方案,为架构设计提供了依据.该芯片已成功在22 nm工艺流片,整体尺寸约为4 mm×4 mm,总功耗约为200 mW.它可以支持3840×2160分辨率和144 Hz刷新率的视频输入格式,1080×2340分辨率和90 Hz刷新率的视频输出格式.在实现同样视频桥接功能的应用时,本文所提芯片的面积和功耗均小于AMD芯片XC7K325T和Zynq Z7035的1/10.换而言之,针对此类场景的应用,本文方案在成本和功耗方面相比于传统商业FPGA有显著优化. 展开更多
关键词 异构架构 可编程 现场可编程门阵列(FPGA) 专用集成电路(asic) 视频桥接 低功耗
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低噪声、低功耗微电容读出ASIC设计 被引量:1
7
作者 任臣 杨拥军 《半导体技术》 CAS CSCD 北大核心 2014年第4期268-273,284,共7页
针对差分电容式微电子机械系统(MEMS)加速度计,设计了一种低噪声、低功耗微电容读出专用集成电路(ASIC)。电路采用开关电容结构,使用相关双采样(CDS)技术降低电容-电压(C-V)转化电路的低频噪声和偏移电压。通过优化MEMS表头噪声匹配、... 针对差分电容式微电子机械系统(MEMS)加速度计,设计了一种低噪声、低功耗微电容读出专用集成电路(ASIC)。电路采用开关电容结构,使用相关双采样(CDS)技术降低电容-电压(C-V)转化电路的低频噪声和偏移电压。通过优化MEMS表头噪声匹配、互补金属氧化物半导体(CMOS)开关和低噪声运算放大器来降低频带内的混叠热噪声。采用电源开关模块和门控时钟技术来降低电路功耗,同时集成自检测电路和温度传感器。采用混合CMOS工艺进行流片加工,测试结果表明,优化后ASIC的电容分辨率为槡1.203 aF/Hz,系统分辨率为0.168 mg(量程2 g),芯片功耗约为2 mW。同时,该ASIC还具有很好的上电特性和稳定性。 展开更多
关键词 微电子机械系统(MEMS) 电容-电压 低噪声 低功耗 专用集成电路(asic)
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ASIC-PLC全数字式水轮机调速器 被引量:2
8
作者 金波 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2007年第4期570-573,共4页
为了提高水轮机调速器的可靠性,对全数字式水轮机调速器进行了研究,它以可编程控制器(PLC)为基础,结合专用集成电路技术(application specific integrated circuit,ASIC)进行测频和位移测量,同时采用一个全数字式的液压控制系统——数... 为了提高水轮机调速器的可靠性,对全数字式水轮机调速器进行了研究,它以可编程控制器(PLC)为基础,结合专用集成电路技术(application specific integrated circuit,ASIC)进行测频和位移测量,同时采用一个全数字式的液压控制系统——数字阀插装阀并联液压控制系统,从而构成一个真正的全数字式水轮机调速器,即从信号的采集到控制的输出全部实现了数字化.在水轮机调速器半物理仿真实验台上进行了实验.结果表明,它的控制性能良好,可以满足水轮机对调速器的要求. 展开更多
关键词 水轮机调速器 全数字式控制 液压控制系统 专用集成电路技术 可编程控制器
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无失真并行数据压缩的脉动阵列ASIC设计
9
作者 顾静 帅典勋 顾清 《电子学报》 EI CAS CSCD 北大核心 2000年第9期135-136,共2页
本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计 .与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比 ,本文的Systolic阵列结构有更好的并行性、实时性和普适性 .对ASIC的时序和功能进行的模拟验证 ,证... 本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计 .与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比 ,本文的Systolic阵列结构有更好的并行性、实时性和普适性 .对ASIC的时序和功能进行的模拟验证 ,证明了逻辑和电路设计的正确性和有效性 . 展开更多
关键词 数据压缩 遗传算法 asic 脉动阵列
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一种基于FPGA的抗辐射加固星载ASIC设计方法 被引量:7
10
作者 常克武 王海涛 +1 位作者 张弓 汪路元 《航天器工程》 北大核心 2016年第4期74-80,共7页
针对静态随机存储器(SRAM)型现场可编程门阵列(FPGA)空间应用的问题,提出了基于FPGA星载抗辐射加固专用集成电路(ASIC)设计的全流程,并重点对扫描链设计、存储器内建自测试、自动向量生成、ASIC封装设计、散热设计、加电振动试验等关键... 针对静态随机存储器(SRAM)型现场可编程门阵列(FPGA)空间应用的问题,提出了基于FPGA星载抗辐射加固专用集成电路(ASIC)设计的全流程,并重点对扫描链设计、存储器内建自测试、自动向量生成、ASIC封装设计、散热设计、加电振动试验等关键点的设计方法和注意事项进行了介绍。通过设计、测试、封装、试验,实现了基于静态随机存储器型FPGA转化为抗辐射加固ASIC。ASIC抗辐射总剂量大于100krad(Si),抗单粒子闩锁(SEL)阈值大于75 MeV·cm^2/mg,抗单粒子翻转(SEU)阈值大于22 MeV·cm^2/mg,满足空间应用的要求,具有很好的应用前景。 展开更多
关键词 专用集成电路 空间环境辐射 单粒子效应 设计流程
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用于MEMS器件的ASIC集成温度传感器设计 被引量:2
11
作者 李雨佳 杨拥军 +1 位作者 任臣 刘德盟 《微纳电子技术》 北大核心 2016年第4期242-248,共7页
设计了一款集成于微电子机械系统(MEMS)器件专用集成电路(ASIC)的数字输出CMOS温度传感器。该温度传感器主要由温度敏感电路、一阶Σ-Δ调制器以及配套的偏置电路和时钟产生电路组成。通过分析和建模仿真,确定信号的比例系数和其他... 设计了一款集成于微电子机械系统(MEMS)器件专用集成电路(ASIC)的数字输出CMOS温度传感器。该温度传感器主要由温度敏感电路、一阶Σ-Δ调制器以及配套的偏置电路和时钟产生电路组成。通过分析和建模仿真,确定信号的比例系数和其他设计参数,优化调制器的动态范围,提高了精度。利用斩波技术减少运算放大器低频噪声。通过对运算放大器和比较器电路的合理设计来降低功耗。该单片集成温度传感器电路采用0.18μm CMOS工艺制造。测试结果表明,-45~85℃下电源电压为1.8 V、采样时钟频率为200 kHz、设置带宽为98 Hz时过采样率为1 024,此温度传感器分辨率达到0.03℃,功耗为0.18 mW。 展开更多
关键词 温度传感器 Σ-Δ调制器 功率损耗 微电子机械系统(MEMS) 专用集成电路(asic)
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一种硅微谐振式加速度计频率读出方法与ASIC实现 被引量:2
12
作者 赵广胜 夏国明 +2 位作者 裘安萍 施芹 赵阳 《半导体技术》 CAS 北大核心 2022年第4期307-312,331,共7页
针对硅微谐振式加速度计(SRA),提出了一种低噪声、低功耗、可集成的频率读出电路。频率读出电路主要基于Σ-Δ原理,实现了对量化噪声的调制与抑制,在0.1 Hz频率下实现了0.1Mhz/√Hz的频率测量水平。同时,专用集成电路(ASIC)实现了对加... 针对硅微谐振式加速度计(SRA),提出了一种低噪声、低功耗、可集成的频率读出电路。频率读出电路主要基于Σ-Δ原理,实现了对量化噪声的调制与抑制,在0.1 Hz频率下实现了0.1Mhz/√Hz的频率测量水平。同时,专用集成电路(ASIC)实现了对加速度测量中频率非线性的补偿,实现了在质量块正弦调制谐振梁情况下频率的零均值变化,解决了冲击和振动环境中非线性导致的加速度偏移问题。最后,ASIC以0.35μm CMOS工艺实现,并与前端模拟振荡电路集成,构成了完整的SRA单芯片测控系统。 展开更多
关键词 硅微谐振式加速度计(SRA) 频率读出 专用集成电路(asic) 低噪声 零均值
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硅微陀螺仪低功耗数字相敏解调ASIC设计 被引量:1
13
作者 郑天涌 裘安萍 +1 位作者 夏国明 赵阳 《半导体技术》 CAS 北大核心 2022年第3期222-230,共9页
为了避免相敏解调引入的1/f噪声,同时进一步提高集成度、降低功耗,实现高精度硅微陀螺仪的全数字输出,设计了一种硅微陀螺仪数模单片集成电路。首先,针对已有的Σ-Δ模数转换器(ADC)交流量化方案,设计了一种基于数字滤波系统的信号链预... 为了避免相敏解调引入的1/f噪声,同时进一步提高集成度、降低功耗,实现高精度硅微陀螺仪的全数字输出,设计了一种硅微陀螺仪数模单片集成电路。首先,针对已有的Σ-Δ模数转换器(ADC)交流量化方案,设计了一种基于数字滤波系统的信号链预处理电路;其次,研究了数字滤波系统和乘法解调方案在有限版图面积中低功耗的硬件电路的实现方法,在IC设计平台上完成了包括前端信号链预处理电路、乘法解调模块、实时温度测量模块及串行接口(SPI)通信模块的设计与验证,并采用TSMC 0.35μm工艺进行了流片。实验结果表明,硅微陀螺仪输出零偏不稳定性为0.38°/h,角度随机游走为0.05°/h^(1/2),零偏稳定性为3.4°/h,数字部分功耗为15.8 mW。实现了高精度硅微陀螺仪的低功耗和低噪声的全数字正交解调输出,提高了硅微陀螺仪的集成度和实用性。 展开更多
关键词 硅微陀螺仪 专用集成电路(asic) 相敏解调 低功耗设计 1/f噪声
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基于Tanner Pro平台的ASIC设计 被引量:1
14
作者 赵利军 徐晓辉 +2 位作者 宋涛 孙殿东 温阳 《山西电子技术》 2010年第1期16-18,共3页
目前,由于社会结构和社会治安日趋复杂,防盗报警系统的开发和研制成为人们关心的问题。本文主要论述了在Tanner Pro平台上,防盗报警系统的ASIC的设计和绘制。Tanner Pro是一种低成本、设备要求低、可以在个人电脑上使用的IC设计工具。
关键词 asic Tanner PRO 集成电路 电路 成本
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ASIC Design of Floating-Point FFT Processor 被引量:2
15
作者 陈禾 赵忠武 《Journal of Beijing Institute of Technology》 EI CAS 2004年第4期389-393,共5页
An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields... An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields. Several novel design techniques for floating-point adder and multiplier are introduced in detail to enhance the speed of the system. At the same time, the power consumption is decreased. The hardware area is effectively reduced as an improved butterfly processor is developed. There is a substantial increase in the performance of the design since a pipelined architecture is adopted, and very large scale integrated (VLSI) is easy to realize due to the regularity. A result of validation using field programmable gate array (FPGA) is shown at the end. When the system clock is set to 50 MHz, 204.8 μs is needed to complete the operation of FFT computation. 展开更多
关键词 application specific integrated circuit(asic) fast Fourier transform(FFT) FLOATING-POINT PIPELINE very large scale integrated(VLSI)
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星载ASIC芯片单粒子效应检测及在轨翻转率预估 被引量:7
16
作者 汪波 王佳 +5 位作者 刘伟鑫 孔泽斌 刘相全 王昆黍 韦锡峰 周正 《半导体技术》 CAS 北大核心 2019年第9期728-734,共7页
为获得某星载专用集成电路(ASIC)控制运算芯片在轨单粒子翻转率,开展了不同线性能量传递(LET)值重离子辐照试验,并根据试验结果量化评估了该芯片抗单粒子翻转效应性能并获得了单粒子翻转截面。试验结果表明不带检错纠错(EDAC)功能的ASI... 为获得某星载专用集成电路(ASIC)控制运算芯片在轨单粒子翻转率,开展了不同线性能量传递(LET)值重离子辐照试验,并根据试验结果量化评估了该芯片抗单粒子翻转效应性能并获得了单粒子翻转截面。试验结果表明不带检错纠错(EDAC)功能的ASIC芯片静态随机存取存储器(SRAM)区单粒子翻转阈值低于1.7 MeV·cm2·mg-1,并随着重离子LET值增加,单粒子翻转位数迅速上升;带EDAC功能的ASIC芯片的单粒子翻转阈值为3.7 MeV·cm2·mg-1。根据试验获得的单粒子翻转截面,参考卫星飞行任务轨道参数和空间辐射环境计算得到了芯片在轨翻转率,无EDAC功能器件的在轨翻转率为1.29×10-6 bit-1·d-1,有EDAC功能器件为1.19×10-6 bit-1·d-1。分析结果表明经过辐射加固后,具有EDAC功能的ASIC控制运算芯片抗单粒子效应性能可以满足卫星在轨运行要求。 展开更多
关键词 专用集成电路(asic)芯片 单粒子翻转 在轨翻转率 检错纠错(EDAC) 辐射加固
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低压光电式烟雾探测器ASIC设计
17
作者 赵海亮 刘伟吉 丁学欣 《半导体技术》 CAS CSCD 北大核心 2015年第5期364-368,393,共6页
基于0.25μm 5 V/12 V 1P3M高压BCD(BJT/CMOS/DMOS)工艺设计实现了一款独立式低压光电式烟雾探测器专用集成电路(ASIC)。分析了系统原理,重点设计了烟雾探测和DC-DC升压电路。其中,烟雾探测电路通过对光电流信号依次进行积分、6 bit... 基于0.25μm 5 V/12 V 1P3M高压BCD(BJT/CMOS/DMOS)工艺设计实现了一款独立式低压光电式烟雾探测器专用集成电路(ASIC)。分析了系统原理,重点设计了烟雾探测和DC-DC升压电路。其中,烟雾探测电路通过对光电流信号依次进行积分、6 bit ADC量化以及与限制值比较等处理来判断是否有烟雾,电路内部嵌入了多次可擦写(MTP)存储单元用于限制值的数字编程,提高了探测精度和终端产品的生产效率。DC-DC升压电路可将1.8~5.5 V的输入电压转换为3.3~12 V的输出电压,用于驱动蜂鸣器和LED等负载。测试结果显示,芯片的功能和性能指标达到设计要求,待机静态电流仅约0.6μA,对低至0.9 n A的输入光电流信号可进行有效探测。 展开更多
关键词 光电式 烟雾探测器 专用集成电路(asic) 数字调试 微功耗
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全球专用集成电路发展现状及趋势 被引量:2
18
作者 冯海玉 刘欣亮 《中国集成电路》 2024年第8期13-17,共5页
2023年专用集成电路(ASIC)的市场规模和比重均达历史新高,持续增长的动力强劲。本文面向专用集成电路需求,从销售额、比重、细分应用领域发展分化等方面分析了ASIC的市场规模与分布,从终端需求、能源约束、供应链和价格等方面总结了ASI... 2023年专用集成电路(ASIC)的市场规模和比重均达历史新高,持续增长的动力强劲。本文面向专用集成电路需求,从销售额、比重、细分应用领域发展分化等方面分析了ASIC的市场规模与分布,从终端需求、能源约束、供应链和价格等方面总结了ASIC兴起的主要驱动力。同时,提出ASIC发展的几个趋势:新一轮半导体上行周期将推动ASIC比重首次过半,领域专用架构、开源处理器指令集架构、芯粒成为半导体产业成长的主要技术驱动力,半导体产品“通久必专”推动产业模式“分久必合”。 展开更多
关键词 专用集成电路 人工智能 asic
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一种数字后端设计DFT的方法分析
19
作者 叶琳娜 高大伟 +1 位作者 熊瑛 易丹 《集成电路应用》 2024年第3期4-5,共2页
阐述可测试性设计(DFT)的特点。分析一种ASIC设计中DFT的方法,包括定义扫描链、定义测试信号、提取扫描链、写入测试协议,使设计人员可以优化最终芯片制造的功耗、面积和时序。
关键词 集成电路设计 数字后端 DFT asic设计
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MPEG-2视频变长码解码VLSI设计 被引量:3
20
作者 惠新标 郑志航 叶楠 《上海交通大学学报》 EI CAS CSCD 北大核心 1999年第9期1111-1113,共3页
提出了一个MPEG2 视频解码中变长码解码的VLSI设计.采用桶形移位缓冲器并行解变长码、分别进行变长码的长度计算和解码以及将码表分割成多个小码表等新的硬件设计,使得每个周期解一个变长码的码字,保证了MPEG2 M... 提出了一个MPEG2 视频解码中变长码解码的VLSI设计.采用桶形移位缓冲器并行解变长码、分别进行变长码的长度计算和解码以及将码表分割成多个小码表等新的硬件设计,使得每个周期解一个变长码的码字,保证了MPEG2 MP@ ML的实时解码,并为更复杂的应用提供了扩展的余地. 展开更多
关键词 MPEG-2 变长解码 视频解码 VLSI 设计
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