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Test system of the front-end readout for an application-specific integrated circuit for the water Cherenkov detector array at the large high-altitude air shower observatory 被引量:5
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作者 Er-Lei Chen Lei Zhao +4 位作者 Li Yu Jia-Jun Qin Yu Liang Shu-Bin Liu Qi An 《Nuclear Science and Techniques》 SCIE CAS CSCD 2017年第6期140-149,共10页
The water Cherenkov detector array(WCDA) is an important part of the large high-altitude air shower observatory(LHAASO),which is in a research and development phase.The central scientific goal of LHAASO is to explore ... The water Cherenkov detector array(WCDA) is an important part of the large high-altitude air shower observatory(LHAASO),which is in a research and development phase.The central scientific goal of LHAASO is to explore the origin of high-energy cosmic rays of the universe and to push forward the frontier of new physics.To simplify the WCDA's readout electronics,a prototype of a front-end readout for an application-specific integrated circuit(ASIC) is designed based on the timeover-threshold method to achieve charge-to-time conversion.High-precision time measurement and charge measurement are necessary over a full dynamic range[1-4000photoelectrons(P.E.)].To evaluate the performance of this ASIC,a test system is designed that includes the front-end ASIC test module,digitization module,and test software.The first module needs to be customized for different ASIC versions,whereas the digitization module and test software are tested for general-purpose use.In the digitization module,a field programmable gate array-based time-todigital converter is designed with a bin size of 333 ps,which also integrates an inter-integrated circuit to configure the ASIC test module,and a universal serial bus interface is designed to transfer data to the remote computer.Test results indicate that the time resolution is better than 0.5 ns,and the charge resolution is better than 30%root mean square(RMS) at 1 P.E.and 3%RMS at 4000 P.E.,which are beyond the application requirements. 展开更多
关键词 Time and charge measurement PHOTOMULTIPLIER tube (PMT) Water CHERENKOV detector ARRAY Inter-integrated circuit application-specific integrated circuit Test system
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A versatile 16-channel front-end integrated circuit for semiconductor radiation detectors
2
作者 ZHANG Yacong CHEN Zhongjian +3 位作者 LU Wengao AN Huiyao JIN Ye JI Lijiu 《Nuclear Science and Techniques》 SCIE CAS CSCD 2010年第2期118-122,共5页
A CMOS front-end integrated circuit consisting of 16 identical analog channels is proposed for semiconductor radiation detectors. Each of the 16 channels has a low noise charge sensitive amplifier, a pulse shaper, a p... A CMOS front-end integrated circuit consisting of 16 identical analog channels is proposed for semiconductor radiation detectors. Each of the 16 channels has a low noise charge sensitive amplifier, a pulse shaper, a peak detect and hold circuit and a discriminator, while analog voltage and channel address are routed off the chip. It can accommodate both electron and hole collection with selectable gain and peaking time. Sequential and sparse readout, combining with self-trigger and external trigger, makes four readout modes. The circuit is implemented in a 0.35 μm DP4M (double-poly-quad-metal) CMOS technology with an area of 2.5×1.54 mm2 and power dissipation of 60 mW. A single channel chip is tested with Verigy 93000. The gain is adjustable from 13 to 130 mV·fC–1 while the peaking time varies between 0.7 and 1.6 μs. The linearity is more than 99% and the equivalent noise charge is about 600e. 展开更多
关键词 辐射探测器 集成电路 16通道 半导体 前端 电荷灵敏放大器 CMOS技术 模拟通道
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低存储高速可重构LDPC码译码器设计及ASIC实现 被引量:8
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作者 栾志斌 裴玉奎 葛宁 《电子与信息学报》 EI CSCD 北大核心 2014年第10期2287-2292,共6页
在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该... 在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。 展开更多
关键词 低密度奇偶校验(LDPC)码 无线通信 可重构 低存储 高吞吐率 专用集成电路(asic)
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FIFO在多级滤波图像处理ASIC芯片中的设计应用 被引量:3
4
作者 陈朝阳 洪功存 +1 位作者 沈绪榜 郑兆青 《红外与激光工程》 EI CSCD 北大核心 2005年第3期348-351,共4页
描述了多级滤波图像处理ASIC芯片的体系结构,针对该芯片的数据缓冲存储问题,通过控制模块对一个输入FIFO和三个输出FIFO的协调控制,高效地实现了多路数据的实时处理和传输。结合应用要求,一个异步FIFO对输入数据缓冲存储,使快速数据通... 描述了多级滤波图像处理ASIC芯片的体系结构,针对该芯片的数据缓冲存储问题,通过控制模块对一个输入FIFO和三个输出FIFO的协调控制,高效地实现了多路数据的实时处理和传输。结合应用要求,一个异步FIFO对输入数据缓冲存储,使快速数据通道与慢速数据输入相匹配;三个同步FIFO,分别对应单级1×3、两级1×3级联(相当于1×5)和三级1×3级联(相当于1×7)滤波模板的图像数据输出缓存,分时复用一路输出总线。仿真结果表明设计是正确且有效的。 展开更多
关键词 FIFO 多级滤波 图像处理 存储器 芯片
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星地高速数传系统LDPC编码器ASIC集成芯片设计 被引量:5
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作者 张浩 殷柳国 《宇航学报》 EI CAS CSCD 北大核心 2015年第1期96-102,共7页
面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,... 面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,硅片面积为5.495 mm2,功耗仅为184.3 m W。与传统结构设计的相同吞吐率的LDPC编码器芯片相比,本文方案可以将存储空间需求降至传统结构的18.52%,硅片面积和功耗分别下降至传统结构的20.3%和83.3%,非常适用于超高速星上通信应用。 展开更多
关键词 卫星通信 LDPC编码器 多码率融合 集成芯片设计
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基于FPGA的ASIC芯片抗辐射性能评估系统 被引量:3
6
作者 刘海静 王正 +1 位作者 单毅 董业民 《半导体技术》 CAS 北大核心 2021年第3期249-254,共6页
针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还... 针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm^(2)·mg^(-1)的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。 展开更多
关键词 专用集成电路(asic) 抗辐射 现场可编程门阵列(FPGA) 单粒子翻转(SEU) 性能评估
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基于ASIC实现的高速可扩展并行IP路由查找算法 被引量:5
7
作者 谭明锋 龚正虎 《电子学报》 EI CAS CSCD 北大核心 2005年第2期209-213,共5页
本文提出的IP路由查找算法基于ASIC实现 ,用多个Hash函数对不同长度的前缀进行映射并保存在不同的组相联存储器中 ,运用组相联存储器的特性很好地解决了Hash碰撞 ,并极大地减少了空间耗费 .查找时并行查找所有存储器以进行最长前缀匹配 ... 本文提出的IP路由查找算法基于ASIC实现 ,用多个Hash函数对不同长度的前缀进行映射并保存在不同的组相联存储器中 ,运用组相联存储器的特性很好地解决了Hash碰撞 ,并极大地减少了空间耗费 .查找时并行查找所有存储器以进行最长前缀匹配 ,可在一次访存时间内完成查表 ,而路由更新平均只需数次访存 .该算法在使用 10ns的存储器件时已可满足OC 76 8接口的线速转发要求 ,而且具有良好的可扩展性和并行性 ,可满足更大容量的路由表和更高速度网络单元的线速转发要求 . 展开更多
关键词 专用集成电路(asic) IP路由查找 可扩展性 并行性 0C768接口 线速转发
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MEMS陀螺驱动数字闭环ASIC设计 被引量:1
8
作者 任臣 杨亮 杨拥军 《半导体技术》 CAS CSCD 北大核心 2015年第8期566-569,584,共5页
针对MEMS陀螺,基于四阶机电结合ΣΔ调制器技术设计了一款驱动数字闭环电路。其中电容/电压转换电路(C/V转换电路)采用了开关电容电路。为了降低C/V转换电路的噪声,采用了相关双采样(CDS)技术和斩波开关技术。仿真结果表明,采用这... 针对MEMS陀螺,基于四阶机电结合ΣΔ调制器技术设计了一款驱动数字闭环电路。其中电容/电压转换电路(C/V转换电路)采用了开关电容电路。为了降低C/V转换电路的噪声,采用了相关双采样(CDS)技术和斩波开关技术。仿真结果表明,采用这两项技术后,C/V转换电路的噪声在1~10kHz附近达到了约20zF/Hz。数字信号处理部分的时钟由锁相环路(PLL)提供,并且片上PLL对陀螺驱动模态谐振频率进行了倍频。采用0.18μmCMOS工艺制作设计的专用集成电路(ASIC)。实验结果表明,驱动闭环电路能够成功起振,电路输出信号的信噪比达到112dB,1h的稳定性达到2.08×10-4。 展开更多
关键词 MEMS陀螺 专用集成电路(asic) 驱动数字闭环 电容/电压转换 ΣΔ调制
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一种可编程异构芯片设计方法应用于视频桥接
9
作者 王潘丰 蔡懿慈 《电子学报》 北大核心 2025年第1期72-83,共12页
随着智能时代的到来,越来越多的设备拥有摄像头和显示屏,而它们具有各种各样不同接口和视频格式,视频桥接面临新的挑战.以往的解决方案是根据接口和视频格式的需求采用不同的电路,如现场可编程门阵列(Field Programmable Gate Array,FP... 随着智能时代的到来,越来越多的设备拥有摄像头和显示屏,而它们具有各种各样不同接口和视频格式,视频桥接面临新的挑战.以往的解决方案是根据接口和视频格式的需求采用不同的电路,如现场可编程门阵列(Field Programmable Gate Array,FPGA)、图形处理器(Graphics Processing Unit,GPU)和专用集成电路(Application Specific Integrated Circuit,ASIC)等.但这种单一的电路模式难以同时满足低成本、超低功耗和小型化的要求,尤其是在移动显示领域.本文提出了一种新的异构体系架构,它将FPGA、微控制单元(MicroController Unit,MCU)、ASIC和存储器无缝集成到一个芯片中.该芯片不仅实现了小型化,而且具有低成本和低功耗的优势;更重要的是该款芯片可以支持不同接口和视频格式的桥接需求.针对不同算法的应用,本文给出了使用该芯片的评估方法和解决方案,为架构设计提供了依据.该芯片已成功在22 nm工艺流片,整体尺寸约为4 mm×4 mm,总功耗约为200 mW.它可以支持3840×2160分辨率和144 Hz刷新率的视频输入格式,1080×2340分辨率和90 Hz刷新率的视频输出格式.在实现同样视频桥接功能的应用时,本文所提芯片的面积和功耗均小于AMD芯片XC7K325T和Zynq Z7035的1/10.换而言之,针对此类场景的应用,本文方案在成本和功耗方面相比于传统商业FPGA有显著优化. 展开更多
关键词 异构架构 可编程 现场可编程门阵列(FPGA) 专用集成电路(asic) 视频桥接 低功耗
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低噪声、低功耗微电容读出ASIC设计 被引量:1
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作者 任臣 杨拥军 《半导体技术》 CAS CSCD 北大核心 2014年第4期268-273,284,共7页
针对差分电容式微电子机械系统(MEMS)加速度计,设计了一种低噪声、低功耗微电容读出专用集成电路(ASIC)。电路采用开关电容结构,使用相关双采样(CDS)技术降低电容-电压(C-V)转化电路的低频噪声和偏移电压。通过优化MEMS表头噪声匹配、... 针对差分电容式微电子机械系统(MEMS)加速度计,设计了一种低噪声、低功耗微电容读出专用集成电路(ASIC)。电路采用开关电容结构,使用相关双采样(CDS)技术降低电容-电压(C-V)转化电路的低频噪声和偏移电压。通过优化MEMS表头噪声匹配、互补金属氧化物半导体(CMOS)开关和低噪声运算放大器来降低频带内的混叠热噪声。采用电源开关模块和门控时钟技术来降低电路功耗,同时集成自检测电路和温度传感器。采用混合CMOS工艺进行流片加工,测试结果表明,优化后ASIC的电容分辨率为槡1.203 aF/Hz,系统分辨率为0.168 mg(量程2 g),芯片功耗约为2 mW。同时,该ASIC还具有很好的上电特性和稳定性。 展开更多
关键词 微电子机械系统(MEMS) 电容-电压 低噪声 低功耗 专用集成电路(asic)
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ASIC-PLC全数字式水轮机调速器 被引量:2
11
作者 金波 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2007年第4期570-573,共4页
为了提高水轮机调速器的可靠性,对全数字式水轮机调速器进行了研究,它以可编程控制器(PLC)为基础,结合专用集成电路技术(application specific integrated circuit,ASIC)进行测频和位移测量,同时采用一个全数字式的液压控制系统——数... 为了提高水轮机调速器的可靠性,对全数字式水轮机调速器进行了研究,它以可编程控制器(PLC)为基础,结合专用集成电路技术(application specific integrated circuit,ASIC)进行测频和位移测量,同时采用一个全数字式的液压控制系统——数字阀插装阀并联液压控制系统,从而构成一个真正的全数字式水轮机调速器,即从信号的采集到控制的输出全部实现了数字化.在水轮机调速器半物理仿真实验台上进行了实验.结果表明,它的控制性能良好,可以满足水轮机对调速器的要求. 展开更多
关键词 水轮机调速器 全数字式控制 液压控制系统 专用集成电路技术 可编程控制器
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基于ASIC设计的手工综合研究 被引量:1
12
作者 王小华 罗晓曙 殷严刚 《现代电子技术》 2009年第20期4-6,10,共4页
针对IC前端设计中的关键技术,即将寄存器传输级(RTL)描述的手工综合成门级网表,通过人工参与的方式,运用数字电路设计知识将行为级代码用一些最基本的逻辑门(比如与非门、非门、或非门等)按照对应的综合电路模型得出其相应的门级电路。... 针对IC前端设计中的关键技术,即将寄存器传输级(RTL)描述的手工综合成门级网表,通过人工参与的方式,运用数字电路设计知识将行为级代码用一些最基本的逻辑门(比如与非门、非门、或非门等)按照对应的综合电路模型得出其相应的门级电路。在ASIC设计过程中运用这种方法,不仅优化电路的结构,且能保证逻辑功能的正确性,同时可降低传输过程中的延迟,提高芯片设计的可靠性。因此,研究ASCI设计中的手工综合具有重要的实用价值。 展开更多
关键词 专用集成电路 寄存器传输级 门级网表 可靠性 手工综合
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无失真并行数据压缩的脉动阵列ASIC设计
13
作者 顾静 帅典勋 顾清 《电子学报》 EI CAS CSCD 北大核心 2000年第9期135-136,共2页
本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计 .与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比 ,本文的Systolic阵列结构有更好的并行性、实时性和普适性 .对ASIC的时序和功能进行的模拟验证 ,证... 本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计 .与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比 ,本文的Systolic阵列结构有更好的并行性、实时性和普适性 .对ASIC的时序和功能进行的模拟验证 ,证明了逻辑和电路设计的正确性和有效性 . 展开更多
关键词 数据压缩 遗传算法 asic 脉动阵列
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一种高速、高精度全差分采样保持电路的ASIC设计
14
作者 魏微 陆卫国 +2 位作者 郭海东 王铮 赵京伟 《核电子学与探测技术》 CAS CSCD 北大核心 2012年第8期893-899,共7页
为了实现新型密集型阵列探测器信号的高速、高密度读出,必须采用专用集成电路技术,利用模数变换器将物理量变换为数字信号后进行串行输出。采样保持电路是模数变换器中的关键单元,决定了整个模数变换过程的性能。论文在国内高能物理领域... 为了实现新型密集型阵列探测器信号的高速、高密度读出,必须采用专用集成电路技术,利用模数变换器将物理量变换为数字信号后进行串行输出。采样保持电路是模数变换器中的关键单元,决定了整个模数变换过程的性能。论文在国内高能物理领域,首次利用专用集成电路技术,设计实现了一种用于10位、3.3 Msps采样率的逐次逼近ADC的全差分采样保持电路并成功流片。实测结果表明,该设计分别实现了48 dB的SNDR和78 dB的SFDR,达到了预期的设计指标,实现了较高的性能。 展开更多
关键词 采样保持 专用集成电路 逐次逼近 模散转换电路
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一种基于ATPG的ASIC前端验证环境的构建
15
作者 程文青 赵宇 夏晓菲 《微电子学与计算机》 CSCD 北大核心 2004年第6期190-193,共4页
文章提出了一种基于自动测试向量生成(ATPG)的ASIC前端验证环境的构建方案,方案整合C,TCL和Ver鄄ilogHDL语言,有着良好的实用性和可扩展性。同时通过使用此验证环境,成功开发并流片成功三块总计约200万门的ASIC芯片。
关键词 专用集成电路 前端验证 总线功能模型
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ASIC技术在弹载计算机小型化中的应用
16
作者 肖练刚 《航天控制》 CSCD 北大核心 1999年第1期55-58,共4页
扼要介绍了高层次设计方法和ASIC(ApplicationSpecificIntegratedCircuit)技术,并给出了一个在弹载计算机小型化设计中的应用实例。
关键词 弹载计算机 小型化 专用集成电路 高层次设计
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一种基于FPGA的抗辐射加固星载ASIC设计方法 被引量:7
17
作者 常克武 王海涛 +1 位作者 张弓 汪路元 《航天器工程》 北大核心 2016年第4期74-80,共7页
针对静态随机存储器(SRAM)型现场可编程门阵列(FPGA)空间应用的问题,提出了基于FPGA星载抗辐射加固专用集成电路(ASIC)设计的全流程,并重点对扫描链设计、存储器内建自测试、自动向量生成、ASIC封装设计、散热设计、加电振动试验等关键... 针对静态随机存储器(SRAM)型现场可编程门阵列(FPGA)空间应用的问题,提出了基于FPGA星载抗辐射加固专用集成电路(ASIC)设计的全流程,并重点对扫描链设计、存储器内建自测试、自动向量生成、ASIC封装设计、散热设计、加电振动试验等关键点的设计方法和注意事项进行了介绍。通过设计、测试、封装、试验,实现了基于静态随机存储器型FPGA转化为抗辐射加固ASIC。ASIC抗辐射总剂量大于100krad(Si),抗单粒子闩锁(SEL)阈值大于75 MeV·cm^2/mg,抗单粒子翻转(SEU)阈值大于22 MeV·cm^2/mg,满足空间应用的要求,具有很好的应用前景。 展开更多
关键词 专用集成电路 空间环境辐射 单粒子效应 设计流程
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使用ASIC芯片实现高清视频编码的设计
18
作者 章圣焰 刘小康 王大伟 《航空电子技术》 2014年第1期40-45,共6页
本文以高清视频编码为切入点,首先介绍了一款高性能的视频编码ASIC芯片FH8735,然后通过对视频编码设备整体框架的设计介绍,引入了视频编码设备的硬件原理设计方案和软件设计方案,硬件设计方案以不同输入视频格式的种类为章节详细叙述了... 本文以高清视频编码为切入点,首先介绍了一款高性能的视频编码ASIC芯片FH8735,然后通过对视频编码设备整体框架的设计介绍,引入了视频编码设备的硬件原理设计方案和软件设计方案,硬件设计方案以不同输入视频格式的种类为章节详细叙述了几种常用视频编码的原理设计,软件设计方案从软件架构和软件流程上对视频编码设备软件进行了讨论。可以看出,ASIC芯片以其独有的优势使得视频编码设备设计越来越简单、功能越来越强大、性能越来越可靠。 展开更多
关键词 FH8735 专用集成电路(asic) S端子(分离的)视频(S-VIDEO) 低电压差分信号(LVDS) 数字显示接口(DVI) 视频编码
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用于MEMS器件的ASIC集成温度传感器设计 被引量:2
19
作者 李雨佳 杨拥军 +1 位作者 任臣 刘德盟 《微纳电子技术》 北大核心 2016年第4期242-248,共7页
设计了一款集成于微电子机械系统(MEMS)器件专用集成电路(ASIC)的数字输出CMOS温度传感器。该温度传感器主要由温度敏感电路、一阶Σ-Δ调制器以及配套的偏置电路和时钟产生电路组成。通过分析和建模仿真,确定信号的比例系数和其他... 设计了一款集成于微电子机械系统(MEMS)器件专用集成电路(ASIC)的数字输出CMOS温度传感器。该温度传感器主要由温度敏感电路、一阶Σ-Δ调制器以及配套的偏置电路和时钟产生电路组成。通过分析和建模仿真,确定信号的比例系数和其他设计参数,优化调制器的动态范围,提高了精度。利用斩波技术减少运算放大器低频噪声。通过对运算放大器和比较器电路的合理设计来降低功耗。该单片集成温度传感器电路采用0.18μm CMOS工艺制造。测试结果表明,-45~85℃下电源电压为1.8 V、采样时钟频率为200 kHz、设置带宽为98 Hz时过采样率为1 024,此温度传感器分辨率达到0.03℃,功耗为0.18 mW。 展开更多
关键词 温度传感器 Σ-Δ调制器 功率损耗 微电子机械系统(MEMS) 专用集成电路(asic)
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一种硅微谐振式加速度计频率读出方法与ASIC实现 被引量:2
20
作者 赵广胜 夏国明 +2 位作者 裘安萍 施芹 赵阳 《半导体技术》 CAS 北大核心 2022年第4期307-312,331,共7页
针对硅微谐振式加速度计(SRA),提出了一种低噪声、低功耗、可集成的频率读出电路。频率读出电路主要基于Σ-Δ原理,实现了对量化噪声的调制与抑制,在0.1 Hz频率下实现了0.1Mhz/√Hz的频率测量水平。同时,专用集成电路(ASIC)实现了对加... 针对硅微谐振式加速度计(SRA),提出了一种低噪声、低功耗、可集成的频率读出电路。频率读出电路主要基于Σ-Δ原理,实现了对量化噪声的调制与抑制,在0.1 Hz频率下实现了0.1Mhz/√Hz的频率测量水平。同时,专用集成电路(ASIC)实现了对加速度测量中频率非线性的补偿,实现了在质量块正弦调制谐振梁情况下频率的零均值变化,解决了冲击和振动环境中非线性导致的加速度偏移问题。最后,ASIC以0.35μm CMOS工艺实现,并与前端模拟振荡电路集成,构成了完整的SRA单芯片测控系统。 展开更多
关键词 硅微谐振式加速度计(SRA) 频率读出 专用集成电路(asic) 低噪声 零均值
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