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题名Verilog Testbench设计技巧和策略
被引量：7
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作者
李瑛
张盛兵
高德远
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机构
西北工业大学航空微电子中心
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出处
《计算机工程与应用》
CSCD
北大核心
2003年第10期128-130,共3页
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文摘
仿真Testbench的设计是Top-Down流程中非常关键的一个环节,但是很多设计者却感到困难较大。实际上,verilogHDL有着较强的行为建模能力,可以方便地写出更加高效、简洁的行为模型。论文结合一个ATM测试平台的Testbench设计,讨论了Testbench的结构和总线功能模型(BFM),并对使用BFM模型进行Testbench设计的策略和方法进行了探讨,希望能对广大设计者有所帮助。
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关键词
verilogtestbench
C语言
程序设计
BFM模型
功能仿真
专用集成电路
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Keywords
Verilog,Testbench,BFM,function simulation,verification
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分类号
TP311.1
[自动化与计算机技术—计算机软件与理论]
TN492
[电子电信—微电子学与固体电子学]
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