USB数据传输中CRC校验码的并行算法实现 被引量：11

1

作者 程军 陈贵灿 姜飞 《微电子学与计算机》 CSCD 北大核心 2003年第3期77-80,共4页

文章介绍了用于USB总线数据传输的CRC校验的原理和算法,并且采用并行电路实现USB2.0中的CRC产生和CRC校验,与传统的串行电路实现相比,并行电路实现方法虽然在芯片面积上大于串行电路实现,但由于降低了时钟频率,电路更容易综合实现,并且... 文章介绍了用于USB总线数据传输的CRC校验的原理和算法,并且采用并行电路实现USB2.0中的CRC产生和CRC校验,与传统的串行电路实现相比,并行电路实现方法虽然在芯片面积上大于串行电路实现,但由于降低了时钟频率,电路更容易综合实现,并且大大降低了功耗,有利于低功耗电路设计。 展开更多

关键词 usb 数据传输 crc校验码 并行算法 通用串行总线 循环冗余校验码

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循环冗余校验码(CRC)的硬件并行实现 被引量：25

2

作者 蒋安平 《微电子学与计算机》 CSCD 北大核心 2007年第2期107-109,112,共4页

讨论了并行计算循环冗余校验码(CRC)的原理,并以USB协议使用的两种CRC的计算为例给出了硬件并行实现CRC的设计方法。

关键词 crc 并行 usb

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32位CRC校验码的并行算法及硬件实现 被引量：11

3

作者 俞迅 《信息技术》 2007年第4期71-74,共4页

通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空... 通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空间存储余数表,十分有利于硬件实现。 展开更多

关键词 crc 模2运算 并行crc算法

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一种基于矩阵的并行CRC校验算法 被引量：5

4

作者 赵坤鹏 吴龙胜 +1 位作者 马徐瀚 陈庆宇 《电子设计工程》 2017年第3期85-88,共4页

针对高速网络通信中高位宽并行数据的实时校验需求,提出了一种可单周期实现的、面向128位并行数据的循环冗余校验算法(Cyclic Redundancy Check,CRC)。该算法首先根据CRC串行编码原理得到8位并行数据的CRC校验矩阵,之后对矩阵进行迭代简... 针对高速网络通信中高位宽并行数据的实时校验需求,提出了一种可单周期实现的、面向128位并行数据的循环冗余校验算法(Cyclic Redundancy Check,CRC)。该算法首先根据CRC串行编码原理得到8位并行数据的CRC校验矩阵,之后对矩阵进行迭代简化,得到32位并行数据的参数矩阵,此参数矩阵作为该CRC算法的核心实现了对数据进行预处理。最后对该算法进行了硬件实现,仿真及综合结果表明,该算法可在单周期内完成对128位并行数据的CRC编码和解码校验,时钟频率提高1.8倍,而硬件开销仅增加5.15%。 展开更多

关键词 128位并行数据 单周期 crc算法 硬件实现 频率提高

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基于LFSR的CRC校验码在FPGA上的实现 被引量：10

5

作者 李永基 魏文军 《兰州交通大学学报》 CAS 2015年第6期91-94,共4页

在通信过程中常使用循环冗余编码(CRC)进行差错控制.CRC校验可以通过软件和硬件两种方法实现,在基于硬件的方法中,可用线性反馈移位寄存器(LFSR)实现CRC的校验计算.以LFSR电路为基础,用FPGA实现了CRC校验码的串行和并行两种算法,利用Qua... 在通信过程中常使用循环冗余编码(CRC)进行差错控制.CRC校验可以通过软件和硬件两种方法实现,在基于硬件的方法中,可用线性反馈移位寄存器(LFSR)实现CRC的校验计算.以LFSR电路为基础,用FPGA实现了CRC校验码的串行和并行两种算法,利用QuartusⅡ软件设计了串行和并行算法的Verilog HDL代码.Modelsim软件的仿真验证结果表明:基于LFSR设计的CRC串行算法具有实现原理简单,耗时较长的特点;并行算法虽然过程复杂繁琐,但效率高、耗时短. 展开更多

关键词 crc LFSR FPGA 串/并行算法

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USB 3.0设备中并行循环冗余校验的研究与实现 被引量：1

6

作者 滕立伟 李小花 《郑州轻工业学院学报（自然科学版）》 CAS 2012年第6期65-68,72,共5页

针对串行循环冗余校验(CRC)算法不适于高速传输且不易于硬件实现的问题,结合USB 3.0设备中CRC的特点,推导出一种并行CRC算法,并用Verilog硬件编程语言加以实现.仿真试验表明,并行CRC校验算法具有更高的数据吞吐率,能降低时钟频率,易于... 针对串行循环冗余校验(CRC)算法不适于高速传输且不易于硬件实现的问题,结合USB 3.0设备中CRC的特点,推导出一种并行CRC算法,并用Verilog硬件编程语言加以实现.仿真试验表明,并行CRC校验算法具有更高的数据吞吐率,能降低时钟频率,易于硬件实现. 展开更多

关键词 usb 3.0设备 循环冗余校验 并行算法

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EPON中CRC校验码的并行算法实现 被引量：2

7

作者 陆建松 李明 +1 位作者 李纪军 刘玲 《无线通信技术》 2006年第1期37-39,共3页

EPON是基于以太网技术的宽带接入,采用以太网的帧结构。文章详细介绍了EPON中CRC校验的原理和算法,给出了采用并行电路实现EPON中CRC产生和CRC校验的解决方案,然后用M odelsim进行了仿真。与串行电路相比,这种并行电路提高了CRC算法的... EPON是基于以太网技术的宽带接入,采用以太网的帧结构。文章详细介绍了EPON中CRC校验的原理和算法,给出了采用并行电路实现EPON中CRC产生和CRC校验的解决方案,然后用M odelsim进行了仿真。与串行电路相比,这种并行电路提高了CRC算法的实时性能,为进一步实现高速系统创造了条件。 展开更多

关键词 并行算法 crc EPON

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基于FPGA的CRC算法的串行和并行实现 被引量：8

8

作者 肖艳艳 何晓雄 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2016年第10期1362-1366,共5页

在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况。因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性。文章在论述串行CRC实现的基础上,对电路... 在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况。因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性。文章在论述串行CRC实现的基础上,对电路结构提出了改进的方案,实现了基于现场可编程逻辑门阵列(field programmable gate array,FPGA)的CRC的串行2、4、8位和并行算法,并用超高速集成电路硬件描述语言(very-high-speed integrated circuit hardware description language,VHDL)实现CRC校验,将实验结果下载到DE2,验证了方案的可行性。 展开更多

关键词 循环冗余校验码 串行算法 并行算法 超高速集成电路硬件描述语言 现场可编程逻辑门阵列

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基于FPGA的S模式并行数据编解码器设计 被引量：2

9

作者 李雷 严玉国 +1 位作者 杨宾峰 张战斌 《弹箭与制导学报》 CSCD 北大核心 2017年第5期127-130,135,共5页

在分析二次雷达S模式信号格式以及CRC原理的基础上,针对传统串行编解码器存在效率低的问题,提出了一种改进型的并行编解码器。在MATLAB中完成编解码器输入与输出关系的计算,根据计算结果,使用Verilog HDL语言在FPGA平台上完成了编解码... 在分析二次雷达S模式信号格式以及CRC原理的基础上,针对传统串行编解码器存在效率低的问题,提出了一种改进型的并行编解码器。在MATLAB中完成编解码器输入与输出关系的计算,根据计算结果,使用Verilog HDL语言在FPGA平台上完成了编解码器的设计,并在Modelsim软件中进行仿真验证。仿真结果表明,在短格式信号的编解码中,并行结构可以在一个时钟周期内完成数据的编解码工作,与传统串行编解码器相比,效率提高了56倍。 展开更多

关键词 二次雷达 S模式 现场可编程逻辑门阵列 循环冗余校验 并行crc算法

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一种快速循环冗余校验电路的设计 被引量：1

10

作者 张莹 冯军 《南华大学学报（自然科学版）》 2011年第3期46-49,共4页

本文简单介绍了循环冗余校验的基本原理.以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式.分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6.2软... 本文简单介绍了循环冗余校验的基本原理.以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式.分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6.2软件进行了功能和时序仿真:用16bit位宽的并行CRC电路对32bit数据进行计算,经过2个时钟周期得到校验码. 展开更多

关键词 循环冗余校验 现场可编程门阵列 高速并行算法

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基于公式递推法的可变计算位宽的循环冗余校验设计与实现 被引量：8

11

作者 陈容 陈岚 WAHLA Arfan Haider 《电子与信息学报》 EI CSCD 北大核心 2020年第5期1261-1267,共7页

循环冗余校验(CRC)与信道编码的级联使用,可以有效改善译码的收敛特性。在新一代无线通信系统,如5G中,码长和码率都具有多样性。为了提高编译码分段长度可变的级联系统的译码效率,该文提出一种可变计算位宽的CRC并行算法。该算法在现有... 循环冗余校验(CRC)与信道编码的级联使用,可以有效改善译码的收敛特性。在新一代无线通信系统,如5G中,码长和码率都具有多样性。为了提高编译码分段长度可变的级联系统的译码效率,该文提出一种可变计算位宽的CRC并行算法。该算法在现有固定位宽并行算法的基础上,合并公式递推法中反馈数据与输入数据的并行计算,实现了一种高并行度的CRC校验架构,并且支持可变位宽的CRC计算。与现有的并行算法相比,合并算法节省了电路资源的开销,在位宽固定时,资源节约效果明显,同时在反馈时延上也有将近50%的优化;在位宽可变时,电路资源的使用情况也有相应的优化。 展开更多

关键词 循环冗余校验 并行算法 公式递推法

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