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基于FPGA的多通路SRIO数据传输设计
被引量：
4
1
作者
任勇峰
多卉枫
武慧军
《电子测量技术》
北大核心
2022年第14期152-156,共5页
为满足航天遥测系统中多路高速数据可靠传输的需求,提出了一种基于FPGA控制器和Serial RapidIO(SRIO)协议的四通路数据传输设计方案。设计使用Xilinx A7系列FPGA,并使用4个其内部集成的SRIO IP核,设计内部逻辑,实现四路SRIO高速数据传输...
为满足航天遥测系统中多路高速数据可靠传输的需求,提出了一种基于FPGA控制器和Serial RapidIO(SRIO)协议的四通路数据传输设计方案。设计使用Xilinx A7系列FPGA,并使用4个其内部集成的SRIO IP核,设计内部逻辑,实现四路SRIO高速数据传输;使用其内部集成的吉比特收发器(GTP)以满足SRIO传输协议物理层要求。硬件电路使用4个高速收发光模块完成光电转换;并使用高质量时钟芯片产生125 MHz的差分时钟信号作为SRIO IP核的参考时钟。经测试验证四路数据传输速率可达440 MB/s,且无丢帧、误码现象,该设计已成功运用于遥测系统某地面测试台项目,可实现四路高速数据稳定传输。
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关键词
可编程逻辑器件(FPGA)
Serial
RapidIO协议
srio
ip
核
吉比特收发器
共享逻辑
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职称材料
基于AXI总线串行RapidIO端点控制器的FPGA实现
被引量：
8
2
作者
陈宏铭
李蕾
+3 位作者
姚益武
张巍
程玉华
安辉耀
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2014年第4期697-703,共7页
针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构...
针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构,能够提高信息采集和输出的时效性。此外,AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中,可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核,读写操作速率能稳定地达到每通道3.125 Gb/s,表明所提出的IP具有高性能。
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关键词
串行RAPIDIO
AXI总线
P
ip
E
ip
核
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职称材料
题名
基于FPGA的多通路SRIO数据传输设计
被引量：
4
1
作者
任勇峰
多卉枫
武慧军
机构
中北大学电子测试技术国家重点实验室
出处
《电子测量技术》
北大核心
2022年第14期152-156,共5页
文摘
为满足航天遥测系统中多路高速数据可靠传输的需求,提出了一种基于FPGA控制器和Serial RapidIO(SRIO)协议的四通路数据传输设计方案。设计使用Xilinx A7系列FPGA,并使用4个其内部集成的SRIO IP核,设计内部逻辑,实现四路SRIO高速数据传输;使用其内部集成的吉比特收发器(GTP)以满足SRIO传输协议物理层要求。硬件电路使用4个高速收发光模块完成光电转换;并使用高质量时钟芯片产生125 MHz的差分时钟信号作为SRIO IP核的参考时钟。经测试验证四路数据传输速率可达440 MB/s,且无丢帧、误码现象,该设计已成功运用于遥测系统某地面测试台项目,可实现四路高速数据稳定传输。
关键词
可编程逻辑器件(FPGA)
Serial
RapidIO协议
srio
ip
核
吉比特收发器
共享逻辑
Keywords
FPGA
Serial RapidIO protocol
srio ip core
Gigabit transceiver
shared logical
分类号
TN919 [电子电信—通信与信息系统]
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职称材料
题名
基于AXI总线串行RapidIO端点控制器的FPGA实现
被引量：
8
2
作者
陈宏铭
李蕾
姚益武
张巍
程玉华
安辉耀
机构
北京大学信息科学技术学院
出处
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2014年第4期697-703,共7页
基金
国家自然科学基金(61179029)资助
文摘
针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构,能够提高信息采集和输出的时效性。此外,AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中,可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核,读写操作速率能稳定地达到每通道3.125 Gb/s,表明所提出的IP具有高性能。
关键词
串行RAPIDIO
AXI总线
P
ip
E
ip
核
Keywords
srio
AXI bus
P
ip
E
ip
core
分类号
TP332 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的多通路SRIO数据传输设计
任勇峰
多卉枫
武慧军
《电子测量技术》
北大核心
2022
4
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职称材料
2
基于AXI总线串行RapidIO端点控制器的FPGA实现
陈宏铭
李蕾
姚益武
张巍
程玉华
安辉耀
《北京大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2014
8
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职称材料
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