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高速图像存储系统中SDRAM控制器的实现 被引量:36
1
作者 王骞 丁铁夫 《液晶与显示》 CAS CSCD 北大核心 2006年第1期48-52,共5页
SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SD... SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SDRAM控制器的硬件接口,在Altera公司的主流FPGA芯片EP1C6Q240C8上,通过增加流水级数和将输出触发器布置在IO单元中,该控制器可达到185MHz的频率。 展开更多
关键词 FPGA sdram sdram控制器
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基于状态机的SDRAM控制器的设计与实现 被引量:20
2
作者 段然 樊晓桠 +2 位作者 张盛兵 沈戈 梁婕 《计算机工程与应用》 CSCD 北大核心 2005年第17期110-112,132,共4页
现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来... 现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来越广泛的应用。因此以简化主机对SDRAM访问为主要任务的SDRAM控制器的设计就变得更加重要。论文提出了一种基于状态机的SDRAM控制器的设计思路与实现,并通过了FPGA验证,完全达到系统的功能和速度要求。 展开更多
关键词 sdram 状态机 刷新
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基于DDR2 SDRAM缓存的CMOS图像数据采集与传输系统 被引量:11
3
作者 赵志刚 郭金川 +4 位作者 杜杨 黄建衡 牛憨笨 王健 曾清清 《仪表技术与传感器》 CSCD 北大核心 2010年第6期90-93,共4页
设计并实现了一套由大面阵CMOS图像传感器、FPGA、DDR2 SDRAM、ARM和PC机组成的CMOS图像数据采集与传输系统。该系统利用高数据带宽、大容量的DDR2 SDRAM存储器适时地对CMOS图像数据进行缓存,然后经以太网传输至PC机,从而完成图像的存... 设计并实现了一套由大面阵CMOS图像传感器、FPGA、DDR2 SDRAM、ARM和PC机组成的CMOS图像数据采集与传输系统。该系统利用高数据带宽、大容量的DDR2 SDRAM存储器适时地对CMOS图像数据进行缓存,然后经以太网传输至PC机,从而完成图像的存储、处理和显示。DDR2 SDRAM存储器的引入,增强了整个成像系统的灵活性和可扩充性。实测显示该系统能够满足对高端COMS图像传感器LUPA-4000进行远程控制和数据传输的要求。 展开更多
关键词 LUPA-4000 CMOS图像传感器 FPGA DDR2 sdram ARM
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基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现 被引量:14
4
作者 徐欣 周舟 +1 位作者 李楠 孙兆林 《中国测试》 CAS 2009年第6期34-37,共4页
为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后... 为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8~256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。 展开更多
关键词 高速海量数据缓存 FIFO存储器 DDR2 sdram技术 FPGA技术 分时复用
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用于HDTV视频解码器的高性能SDRAM控制器 被引量:11
5
作者 赵强 罗嵘 +1 位作者 汪蕙 杨华中 《电子与信息学报》 EI CSCD 北大核心 2007年第6期1332-1337,共6页
该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水... 该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水线式的地址和数据路径,配合SDRAM本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的SDRAM控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。 展开更多
关键词 HDTV sdram控制器 视频 解码
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地震数据采集中基于FPGA的多DDR SDRAM控制器设计 被引量:11
6
作者 马灵 杨俊峰 +1 位作者 宋克柱 王砚方 《中国科学技术大学学报》 CAS CSCD 北大核心 2010年第9期939-945,共7页
实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数... 实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标. 展开更多
关键词 FPGA DDR sdram控制器 乒乓存储 SignalTapⅡ逻辑分析仪
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用SDRAM在高速数据采集和存储系统中实现海量缓存 被引量:28
7
作者 苏海冰 吴钦章 《光学精密工程》 EI CAS CSCD 2002年第5期462-465,共4页
SDRAM作为大容量存储器在高速数据处理系统中具有很大的应用价值。详细介绍了SDRAM的存储体结构、接口信号和操作方法 ,结合实际系统设计给出了使用大规模集成电路FPGA实现的硬件接口 ,并分析了操作SDRAM时的状态转移过程。
关键词 高速数据采集 RAM sdram 接口状态机 海量存储 缓存
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基于Kintex-7 FPGA的DDR3 SDRAM接口应用研究 被引量:14
8
作者 吴长瑞 徐建清 蒋景红 《现代电子技术》 北大核心 2017年第24期21-24,27,共5页
针对FPGA中使用DDR3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的DDR3 SDRAM FIFO接口设计方案。在分析DDR3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设... 针对FPGA中使用DDR3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的DDR3 SDRAM FIFO接口设计方案。在分析DDR3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设计思想,结合DDR3 SDRAM控制器的特点,设计遍历状态机对该FIFO接口进行读/写测试。最后,原型机平台验证了该接口不仅具有标准FIFO简单易用的功能,而且具有存储空间大等优势。 展开更多
关键词 DDR3 sdram FIFO FPGA 遍历状态机
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基于Verilog HDL的DDR2 SDRAM控制器设计 被引量:4
9
作者 周亮 王娟 +2 位作者 胡畅华 杨明武 高挺挺 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2010年第8期1253-1256,共4页
文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公... 文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。 展开更多
关键词 DDR2 sdram 控制器 VERILOG HDL FPGA
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基于DDR SDRAM控制器时序分析的模型 被引量:7
10
作者 程晓东 郑为民 唐志敏 《计算机工程》 CAS CSCD 北大核心 2005年第17期182-184,共3页
定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简... 定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。 展开更多
关键词 时钟逻辑方程 DDR sdram控制器 时序模型
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高速SDRAM控制器设计的FPGA实现 被引量:21
11
作者 张林 何春 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第S1期109-112,共4页
同步动态存储器(SDRAM)控制器通常用有限状态机实现,对于一般的设计方法,由于状态数量多,状态转换通常伴随大的组合逻辑而影响运行速度,因此,SDRAM控制器的速度限制了SDRAM存储器的访问速度。该文从结构优化入手来优化方法,利用状态机... 同步动态存储器(SDRAM)控制器通常用有限状态机实现,对于一般的设计方法,由于状态数量多,状态转换通常伴随大的组合逻辑而影响运行速度,因此,SDRAM控制器的速度限制了SDRAM存储器的访问速度。该文从结构优化入手来优化方法,利用状态机分解的思想将大型SDRAM控制状态机用若干小的子状态机实现,达到简化逻辑的目的,不仅提高了速度还节省了资源,对该类大型SDRAM控制器的实现有一定参考意义。 展开更多
关键词 现场可编程门阵列 高速状态机 sdram控制器 状态机分解
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具有时间隐藏特性的数据块读写SDRAM控制器 被引量:3
12
作者 王斌 熊志辉 +2 位作者 陈立栋 谭树人 张茂军 《计算机工程》 CAS CSCD 北大核心 2009年第4期244-246,共3页
针对SDRAM控制器读写数据块访问延时长、速度慢的问题,提出时间隐藏技术,将其应用于SDRAM控制器的设计,采用FPGA实现。实验结果表明,时间隐藏技术有效缩短了数据块读写访问延时,提高了读写速度,写4×4数据块可节约时间52%,读8×... 针对SDRAM控制器读写数据块访问延时长、速度慢的问题,提出时间隐藏技术,将其应用于SDRAM控制器的设计,采用FPGA实现。实验结果表明,时间隐藏技术有效缩短了数据块读写访问延时,提高了读写速度,写4×4数据块可节约时间52%,读8×8数据块可节约时间44%。 展开更多
关键词 时间隐藏 数据块 sdram控制器
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基于FPGA的SDRAM控制器设计方案 被引量:25
13
作者 侯宏录 张文芳 《兵工自动化》 2012年第2期57-60,共4页
针对高速实时图像采集系统中数据量大需要缓存的问题,提出一种基于FPGA的SDRAM控制器设计方案。在分析SDRAM基本操作原理的基础上,通过引入状态机和仲裁机制,利用Verilog语言在QuartusII的开发环境中进行设计输入与仿真验证,实现了高速... 针对高速实时图像采集系统中数据量大需要缓存的问题,提出一种基于FPGA的SDRAM控制器设计方案。在分析SDRAM基本操作原理的基础上,通过引入状态机和仲裁机制,利用Verilog语言在QuartusII的开发环境中进行设计输入与仿真验证,实现了高速数据的缓存和传输。详细介绍各模块的具体设计方法以及整体设计的实现过程。实验测试结果表明:该控制器设计灵活、工作稳定可靠,成本低廉,可作为IP核应用于不同SOC的高速缓存系统中。 展开更多
关键词 控制器:sdram FPGA VERILOG
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实时视频SDRAM控制器的FPGA设计与实现 被引量:10
14
作者 段晓晨 何小刚 程永强 《太原理工大学学报》 CAS 北大核心 2006年第S1期5-8,共4页
描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM... 描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。 展开更多
关键词 FPGA sdram VHDL 状态机
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基于FPGA的DDR SDRAM控制器设计与实现 被引量:9
15
作者 高群福 陈星 程越 《电子测量技术》 2011年第8期56-59,共4页
在高速数据采集系统中,高速大容量数据缓存成为1项关键技术。DDR SDRAM凭借其大容量、高数据传输速率和低成本优势,正在越来越多的被应用于高速数据采集系统中。采用Altera公司的Cyclone Ⅲ系列FPGA和MT46V16 M16 DDR SDRAM芯片作为硬... 在高速数据采集系统中,高速大容量数据缓存成为1项关键技术。DDR SDRAM凭借其大容量、高数据传输速率和低成本优势,正在越来越多的被应用于高速数据采集系统中。采用Altera公司的Cyclone Ⅲ系列FPGA和MT46V16 M16 DDR SDRAM芯片作为硬件平台,完成了DDR SDRAM控制器的设计,使用Signal Tap工具,完成了对控制器硬件测试与验证。 展开更多
关键词 DDR sdram FPGA 控制器 状态机 FIFO 数据通路
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数字系统中SDRAM控制器的FPGA实现 被引量:4
16
作者 范继 吴小役 +1 位作者 王斌翊 胡江峰 《火炮发射与控制学报》 北大核心 2009年第4期38-41,共4页
在诸如目标监视、雷达数据处理等需要对图像数据进行高速处理的数字系统中,大量利用同步动态存储器(SDRAM)作为数据的缓存。针对SDRAM的工作原理和时序特点,提出了一种基于FPGA的SDRAM控制器实现方法。采用硬件描述语言(VHDL)在Quartus... 在诸如目标监视、雷达数据处理等需要对图像数据进行高速处理的数字系统中,大量利用同步动态存储器(SDRAM)作为数据的缓存。针对SDRAM的工作原理和时序特点,提出了一种基于FPGA的SDRAM控制器实现方法。采用硬件描述语言(VHDL)在Quartus7.2环境下进行了设计与仿真,较好地实现了各种工作状态之间的跳转,仿真结果也完全符合SDRAM所要求的控制时序。最后在Altera公司的FP-GA上利用设计的控制器对Micron公司的SDRAM进行了验证,监测结果显示,SDRAM能够很好地完成规定读写操作。参数化设计也使得该控制器具有较好的通用性。 展开更多
关键词 电子技术 FPGA sdram控制器设计 VHDL 状态机
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实时视频采集系统的SDRAM控制器设计 被引量:7
17
作者 张文涛 王琼华 +1 位作者 李大海 张映权 《现代电子技术》 2009年第20期57-59,共3页
描述了一种在PAL→VGA的实时视频采集系统中图像数据处理的方法。针对实时视频采集系统一般使用2片SDRAM进行乒乓缓存的方式,给出一种使用一片SDRAM的不同BANK进行乒乓操作的相对容易实现的SDRAM控制器设计方法。该方法通过充分利用SDRA... 描述了一种在PAL→VGA的实时视频采集系统中图像数据处理的方法。针对实时视频采集系统一般使用2片SDRAM进行乒乓缓存的方式,给出一种使用一片SDRAM的不同BANK进行乒乓操作的相对容易实现的SDRAM控制器设计方法。该方法通过充分利用SDRAM的切换BANK存取操作并采用指令计数的方式进行读写状态转换,在PAL→VGA实时视频采集系统中实现了利用一片SDRAM进行图像缓存。它在实时视频采集系统中图像数据处理方面,具有良好的应用价值。 展开更多
关键词 视频采集 FPGA sdram控制器 乒乓操作
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面向逻辑设计的SDRAM控制器性能度量模型 被引量:3
18
作者 潘光荣 王沁 +1 位作者 齐悦 余美强 《计算机应用研究》 CSCD 北大核心 2009年第9期3432-3435,共4页
以SDRAM控制器为研究对象,探讨硬件逻辑设计时其性能度量的方法,通过建立一个硬件时钟周期级上的SDRAM控制器性能度量模型,在硬件逻辑实现的层次上实现了SDRAM控制器性能的评估。根据该性能度量模型,既可以分析已有设计的性能,又可以启... 以SDRAM控制器为研究对象,探讨硬件逻辑设计时其性能度量的方法,通过建立一个硬件时钟周期级上的SDRAM控制器性能度量模型,在硬件逻辑实现的层次上实现了SDRAM控制器性能的评估。根据该性能度量模型,既可以分析已有设计的性能,又可以启发SDRAM控制器的优化方案。在双向有线数字电视信道SoC系统平台上应用该度量模型对三个AMBA总线接口的SDRAM控制器实现方案的性能进行分析,从而验证该性能度量模型适用于评估和指导SDRAM控制器的设计。该实验方法还可以用来评价各个不同IP核提供商提供的SDRAM控制器IP核,以及评估SoC系统中一些其他IP核的性能。依据模型给出的量化分析信息,对优化设计具有启发性。 展开更多
关键词 sdram控制器 性能度量 逻辑设计 片上系统 IP核 AMBA总线
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计算密集型体系集成DDR SDRAM控制器设计 被引量:3
19
作者 江先阳 刘新春 +2 位作者 张佩珩 孙凝晖 徐志伟 《计算机工程与科学》 CSCD 2006年第3期96-97,101,共3页
文章介绍了计算密集型体系解决存储器访问瓶颈的研究趋势。针对计算密集型体系的高数据访存需求,提出并在FPGA上实现了一种集成的DDR SDRAM控制器,其关键部分为固化初始化系列和专有的定制系统总线。仿真结果和分析表明,该控制器解决了... 文章介绍了计算密集型体系解决存储器访问瓶颈的研究趋势。针对计算密集型体系的高数据访存需求,提出并在FPGA上实现了一种集成的DDR SDRAM控制器,其关键部分为固化初始化系列和专有的定制系统总线。仿真结果和分析表明,该控制器解决了计算密集型体系的数据访问瓶颈。 展开更多
关键词 计算密集型体系 DDR sdram控制器 FPGA 仿真
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基于FPGA的DDR3 SDRAM控制器设计 被引量:14
20
作者 黄姣英 赵如豪 +1 位作者 王琪 高成 《现代电子技术》 2022年第22期68-74,共7页
存储器控制器技术研究对于大幅降低处理器访问存储器带来的时间延迟、缓解“存储墙”问题有着十分重要的意义,常规的依赖MIG IP核设计的存储器控制器难以进行访存延迟的测试。文中选取MT41K128M16JT型号DDR3 SDRAM,基于FPGA设计DDR3 SD... 存储器控制器技术研究对于大幅降低处理器访问存储器带来的时间延迟、缓解“存储墙”问题有着十分重要的意义,常规的依赖MIG IP核设计的存储器控制器难以进行访存延迟的测试。文中选取MT41K128M16JT型号DDR3 SDRAM,基于FPGA设计DDR3 SDRAM控制器的控制模块。首先研究DDR3 SDRAM的工作原理及状态转换图;接着将控制模块划分为初始化模块、刷新模块、状态产生模块、状态控制模块四部分,使用Verilog语言进行RTL级代码实现,找到关键的时序延迟接口;最后在ModelSim中完成DDR3 SDRAM控制器控制模块的仿真。仿真结果表明,初始化、刷新等模块的输出波形满足设计的时序要求,写入的数据与读出的数据一致,可有效实现对DDR3 SDRAM初始化、刷新、写、读功能的控制。DDR3 SDRAM控制器底层代码的编写为访存延迟的测试提供了可能。 展开更多
关键词 控制器设计 DDR3 sdram 访存延迟 仿真测试 FPGA Verilog HDL
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