支持FPGA动态重构的RISC-V扩展指令集设计与实现

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作者 周炫锦 蔡刚 黄志洪 《计算机工程》 北大核心 2025年第5期229-238,共10页

目前实现动态重构的常用方法是通过片上接口进行配置,一般采用现场可编程门阵列(FPGA)官方提供的动态重构控制知识产权(IP)核,并通过系统总线与处理器相连。这种方法会占用较多静态部分的逻辑资源,并且限制了片上接口的运行频率。针对... 目前实现动态重构的常用方法是通过片上接口进行配置,一般采用现场可编程门阵列(FPGA)官方提供的动态重构控制知识产权(IP)核,并通过系统总线与处理器相连。这种方法会占用较多静态部分的逻辑资源,并且限制了片上接口的运行频率。针对这些问题,提出将FPGA抽象为大规模存储器的设计理念,构建DPRC动态重构控制指令集及配套应用程序编程接口(API),以优化逻辑资源占用量,消除缓冲延迟。指令集的实现以原有RV32IMC为基础,采用微指令序列控制片上接口部分,通过与数据通路紧密耦合来减少逻辑资源使用量,使用参数化多周期方案优化时序并确保通用性。实验结果表明,与传统方法相比,该系统中动态重构功能相关逻辑资源占用量减少84%,频率提高312%。相较于原有处理器,添加扩展指令集后处理器自身资源占用量仅增加5%,最差情况下扩展部分对时钟周期的影响小于0.2 ns,表明该动态重构控制方案具有低成本、高主频的特性。 展开更多

关键词 risc-v指令集 扩展指令集 动态重构 FPGA技术 大规模存储器

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基于函数调用指令特征分析的固件指令集架构识别方法

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作者 贾凡 尹小康 +2 位作者 盖贤哲 蔡瑞杰 刘胜利 《计算机科学》 CSCD 北大核心 2024年第6期423-433,共11页

不同的固件常采用不同的指令集架构,固件指令集架构的识别是对嵌入式固件进行逆向分析和漏洞挖掘的基础。现有研究和相关工具在针对特定类型的嵌入式设备固件指令集架构识别时存在识别正确率低、误报率高的情况。针对上述问题,提出了一... 不同的固件常采用不同的指令集架构,固件指令集架构的识别是对嵌入式固件进行逆向分析和漏洞挖掘的基础。现有研究和相关工具在针对特定类型的嵌入式设备固件指令集架构识别时存在识别正确率低、误报率高的情况。针对上述问题,提出了一种基于函数调用指令特征分析的固件指令集架构识别方法,通过同时利用指令中操作码和操作数所包含的信息识别目标固件中的函数调用指令,将其作为关键特征实现对不同指令集架构的分类,并基于该方法开发了原型系统EDFIR(Embedded Device Firmware Instruction set Recognizer)。实验结果表明,相比IDAPro,Ghidra,Radare2,Binwalk以及ISAdetect这些当前应用最广泛和最新的工作,该方法具有更高的识别正确率、更低的误报率并具备更强的抗干扰能力,其对1000个真实设备固件的识别正确率高达97.9%,比目前识别效果最好的ISAdetect提升了42.5%。此外,相关实验还证明,即使将分析规模缩小至完整固件的1/50,所提方法仍能保持95.31%的识别正确率,具有良好的识别性能。 展开更多

关键词 指令集架构 分类技术 逆向分析技术 嵌入式设备安全 静态分析技术

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一种面向多媒体和通信应用的处理器指令集及架构实现 被引量：4

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作者 王志君 梁利平 +3 位作者 吴凯 王光玮 洪钦智 罗汉青 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第10期108-114,共7页

提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并... 提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效. 展开更多

关键词 面向特定应用指令集架构 CPU和DSP一体化 处理器 通信 多媒体

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应用级兼容RISC-V的混合指令集处理器

4

作者 孙彩霞 隋兵才 +3 位作者 邓全 郑重 倪晓强 王永文 《计算机工程与科学》 CSCD 北大核心 2023年第8期1347-1353,共7页

指令集架构的改变会导致处理器硬件平台发生变化,面向旧硬件平台编译的二进制应用程序将无法在新的硬件平台上继续运行。提出了一种应用级兼容多种指令集的混合指令集架构,基于该混合指令集架构的处理器可原生运行多种指令集的应用,能... 指令集架构的改变会导致处理器硬件平台发生变化,面向旧硬件平台编译的二进制应用程序将无法在新的硬件平台上继续运行。提出了一种应用级兼容多种指令集的混合指令集架构,基于该混合指令集架构的处理器可原生运行多种指令集的应用,能有效避免程序开发移植的重复工作或二进制翻译执行的性能损失。在自主研发的一款处理器基础上实现了应用级兼容RISC-V的混合指令集处理器。与单一指令集相比,应用级支持2种指令集带来的硬件开销仅增加了0.45%。FPGA原型系统成功启动了面向混合指令集架构移植的操作系统,并能正确运行2种指令集的应用,验证了混合指令集架构思想的可行性。RISC-V指令集下,Coremark性能为5.58/MHz,SPECint2006的性能为8.44/GHz,SPECfp2006的性能为10.75/GHz。 展开更多

关键词 混合指令集 risc-v 处理器 应用级 兼容

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基于RISC-V的嵌入式多指令集处理器设计及实现 被引量：8

5

作者 成元虎 黄立波 +3 位作者 崔益俊 马胜 王永文 隋兵才 《电子学报》 EI CAS CSCD 北大核心 2021年第11期2081-2089,共9页

软件生态是限制RISC-V指令集架构发展的主要因素之一.让RISC-V处理器可以直接运行ARM Thumb二进制代码能在一定程度上缓解其在嵌入式领域中的软件生态问题.本文基于二进制翻译,通过硬件支持ARM Thumb的标志位、分支指令、条件执行,在RIS... 软件生态是限制RISC-V指令集架构发展的主要因素之一.让RISC-V处理器可以直接运行ARM Thumb二进制代码能在一定程度上缓解其在嵌入式领域中的软件生态问题.本文基于二进制翻译,通过硬件支持ARM Thumb的标志位、分支指令、条件执行,在RISC-V处理器上以较低的面积和功耗开销实现了对ARM Thumb程序的支持并获得了较好的性能.通过运行Embench基准程序套件,该处理器翻译运行ARM Thumb程序的平均性能能够到达直接运行RISC-V程序性能的75.5%.相较于仅使用二进制翻译支持ARM Thumb,该处理器运行ARM Thumb程序的性能提升了3.1倍,面积开销则下降了7.8%. 展开更多

关键词 risc-v ARM Thumb 体系结构 多指令集 微处理器 二进制翻译

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基于RISC-V的卷积神经网络专用指令集处理器 被引量：5

6

作者 廖汉松 吴朝晖 李斌 《计算机工程》 CAS CSCD 北大核心 2021年第7期196-204,共9页

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,... 针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理Squeeze Net网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。 展开更多

关键词 risc-v指令集 卷积神经网络 领域专用架构 专用指令集处理器 硬件加速

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基于FPGA的指令集架构神经网络协处理器的设计与验证 被引量：6

7

作者 邓良 陈章进 +1 位作者 乔栋 屠程力 《小型微型计算机系统》 CSCD 北大核心 2021年第6期1129-1135,共7页

针对大多数基于FPGA的加速器受限于运算资源与访存带宽,很难部署大型的神经网络这一问题,通过研究神经网络的计算特点,运用通用计算模型的思想,提出了一种指令集架构的神经网络协处理器的设计方案.该方案中的协处理器具有一套专用的运... 针对大多数基于FPGA的加速器受限于运算资源与访存带宽,很难部署大型的神经网络这一问题,通过研究神经网络的计算特点,运用通用计算模型的思想,提出了一种指令集架构的神经网络协处理器的设计方案.该方案中的协处理器具有一套专用的运算指令集,支持多种神经网络结构的运算,搭配相应的指令生成程序,能够灵活快速的进行神经网络在FPGA平台上的部署.考虑神经网络运算的相似性,对电路进行复用,降低资源的占用;设计内存多端口读写控制模块,通过协调片上缓存与片外存储,降低对访存带宽的需求.使用python与UVM验证方法学搭建验证平台进行验证,并在PYNQ-Z2开发板上进行实验.结果表明:方案中的协处理器对激活函数的运算误差在0.05以下,对其他类型指令的运算误差在10-4级别,工作在100MHz下的运算性能达到41.73GOPS,达到同类设计的主流水平,消耗的资源比同类设计平均降低80%. 展开更多

关键词 协处理器 神经网络加速 指令集架构 可编程逻辑器件

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NA-ROB:基于RISC-V超标量处理器的改进 被引量：1

8

作者 景超霞 刘杰 +1 位作者 李洪奎 刘红海 《计算机应用研究》 北大核心 2025年第2期519-522,共4页

重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目... 重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目的寄存器的指令单独存储来避免占用ROB表项。同时,引入容量可动态调整的缓存结构(AROB),将长延时指令与普通指令分别存储在ROB和AROB中,以降低长延时指令导致的阻塞。改进后的超标量处理器被命名为NA-ROB,经过SPEC 2006基准测试程序的实验评估,结果表明,NA-ROB超标量处理器相比于传统的ROB超标量处理器,平均IPC提升了66%,同时ROB的阻塞概率降低了48%。因此,所提出的改进方法显著提升了处理器的整体性能和效率。 展开更多

关键词 risc-v指令集 超标量处理器 ROB AROB 零寄存器分配策略

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基于数据流架构的NTT蝶式计算加速

9

作者 石泓博 范志华 +4 位作者 李文明 张志远 穆宇栋 叶笑春 安学军 《计算机研究与发展》 北大核心 2025年第6期1547-1561,共15页

全同态加密(fully homomorphic encryption,FHE)因其在计算全过程中保持数据加密的能力,为云计算等分布式环境中的隐私保护提供了重要支撑,具有广泛的应用前景.然而,FHE在计算过程中普遍存在运算复杂度高、数据局部性差以及并行度受限... 全同态加密(fully homomorphic encryption,FHE)因其在计算全过程中保持数据加密的能力,为云计算等分布式环境中的隐私保护提供了重要支撑,具有广泛的应用前景.然而,FHE在计算过程中普遍存在运算复杂度高、数据局部性差以及并行度受限等问题,导致其在实际应用中的性能严重受限.其中,快速数论变换(number theoretic transform,NTT)作为FHE中关键的基础算子,其性能对整个系统的效率具有决定性影响.针对NTT中的核心计算模式--蝶式(butterfly)计算,提出一种基于数据流计算模型的NTT加速架构.首先,设计面向NTT蝶式计算的RVFHE扩展指令集,定制高效的模乘与模加/模减运算单元,以提升模运算处理效率.其次,提出一种NTT数据重排方法,并结合结构化的蝶式地址生成策略,以降低跨行列数据交换的控制复杂度与访问冲突.最后,设计融合数据流驱动机制的NTT加速架构,通过数据依赖触发方式实现高效的片上调度与数据复用,从而充分挖掘操作级并行性.实验结果表明,与NVIDIA GPU相比,提出的架构获得了8.96倍的性能提升和8.53倍的能效提升;与现有的NTT加速器相比,所提架构获得了1.37倍的性能提升. 展开更多

关键词 数据流 全同态加密 NTT算法 蝶式计算 risc-v指令集

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基于RISC-V浮点指令集FPU的研究与设计 被引量：6

10

作者 潘树朋 刘有耀 +1 位作者 焦继业 李昭 《计算机工程与应用》 CSCD 北大核心 2021年第3期80-86,共7页

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿... 针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。 展开更多

关键词 浮点处理器 risc-v指令集 微处理器 IEEE 754-2008标准 逻辑综合

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基于RISC-V指令集的处理器及其运行环境设计

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作者 李金凤 于德明 郭瑞华 《南方农机》 2023年第15期34-39,共6页

【目的】针对国内RISC-V的开源处理器的研究使用5级流水线且加入64位扩展集的设计方案较少,大多数的设计方案仅考虑功能方面的实现,对于性能的优化略有不足。【方法】课题组设计了一款基于RISC-V指令集架构的处理器,搭建了相应的运行环... 【目的】针对国内RISC-V的开源处理器的研究使用5级流水线且加入64位扩展集的设计方案较少,大多数的设计方案仅考虑功能方面的实现,对于性能的优化略有不足。【方法】课题组设计了一款基于RISC-V指令集架构的处理器,搭建了相应的运行环境,将分支指令跳转的条件判断提前到译码阶段,降低延迟;利用数据旁路传播技术优化数据冒险问题;采用2位Booth算法及保留进位加法器搭建的华莱士树结构实现乘法指令;设计高速缓存的存储结构获得更快的访问速度;使用DPI-C机制实现处理器与运行环境的交互。【结果】该设计最终完成的处理器以及运行环境成功运行并通过了C语言编写的RV641测试集的功能测试,此外通过运行性能测试程序CoreMark,得到CoreMark测试分数达到了3.38 CoreMark/MHz。【结论】设计的处理器性能优于国内其他开源的同级流水线的处理器,并且通过运行环境可以运行高级程序语言,处理器的开发和测试更加便利,达到了预期效果。 展开更多

关键词 risc-v指令集 处理器 运行环境 性能优化

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精简指令集计算机协处理器设计 被引量：3

12

作者 李辉楷 韩军 +2 位作者 翁新钎 贺中柱 曾晓洋 《计算机工程》 CAS CSCD 2012年第23期240-242,246,共4页

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验... 针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr stl运算。 展开更多

关键词 精简指令集计算机 协处理器 高速缓存 并行表查找 寄存器堆 指令集架构

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支持RISC-V向量指令的汇编器设计与实现 被引量：2

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作者 邓平 朱小龙 +1 位作者 孙海燕 任怡 《计算机工程与科学》 CSCD 北大核心 2020年第12期2179-2185,共7页

向量运算可以有效提高计算机的运算效率,减少不必要的硬件开销,随着CPU运算能力的提升和寄存器位数扩展等硬件的进一步发展,向量运算成为实际芯片架构设计中最常用的提高处理器性能的技术。受到业界广泛关注的RISC-V体系结构也借助向量... 向量运算可以有效提高计算机的运算效率,减少不必要的硬件开销,随着CPU运算能力的提升和寄存器位数扩展等硬件的进一步发展,向量运算成为实际芯片架构设计中最常用的提高处理器性能的技术。受到业界广泛关注的RISC-V体系结构也借助向量技术提高性能,但目前开源版本的RISC-V汇编器只支持标量指令程序,不支持向量指令的汇编。基于GNU的Binutils汇编器,设计并实现了支持RISC-V向量指令的汇编器,该汇编器可完成向量指令的汇编和反汇编工作,同时其扩展实现也可以为其他指令模块的扩展支持提供参考。 展开更多

关键词 risc-v 向量指令 指令集 汇编器

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面向RISC-V适配开发的x86 built-in函数转换方法 被引量：1

14

作者 丁志远 朱家鑫 +1 位作者 吴国全 王伟 《广西大学学报（自然科学版）》 CAS 北大核心 2024年第3期620-636,共17页

新兴架构RISC-V的生态建设需要将其他架构函数或软件包向RISC-V架构迁移适配。在研究GCC特定架构适配的built-in函数向RISC-V架构迁移时,提出一套x86到RISC-V的built-in函数转换方法,对于非扩展指令集(属非向量类型)built-in函数,采用RI... 新兴架构RISC-V的生态建设需要将其他架构函数或软件包向RISC-V架构迁移适配。在研究GCC特定架构适配的built-in函数向RISC-V架构迁移时,提出一套x86到RISC-V的built-in函数转换方法,对于非扩展指令集(属非向量类型)built-in函数,采用RISC-V架构下相同功能的built-in或标准库函数替代;对于SSE扩展指令集built-in函数,建立数据类型映射和向量函数操作映射实现向RISC-V架构向量扩展函数或标准库函数的迁移,其中RVV函数迁移方式占比67%。实验结果表明:方法迁移的程序功能正确,方法有效。本文方法对其他扩展指令集built-in函数的迁移提供了指导,且与现有工作相比,更易扩展、覆盖面更广。 展开更多

关键词 函数迁移 built-in函数 指令扩展集 risc-v迁移

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兼容ARM Thumb指令的多指令集处理器技术研究

15

作者 白创 陈益如 童元满 《计算机应用研究》 CSCD 北大核心 2023年第11期3363-3367,共5页

随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面... 随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面积开销获得高效执行的二进制代码,使其无法广泛应用于嵌入式领域。针对二进制翻译器执行效率和功耗面积开销难以取得平衡的问题,采用硬件逻辑加速的方式处理ARMv7-M中条件执行指令、更新标志位指令以及桶形移位指令,并利用静态二进制翻译器对ARMv7-M程序进行IT Block分裂、地址重计算及指令映射后生成RISC-V二进制代码,以此支持ARMv7-M的各类指令。基于开源内核CV32E40P设计了一个支持ARMv7-M的处理器内核,结果表明,运行ARMv7-M程序的平均性能能够达到直接运行RISC-V程序性能的137%,与纯软件二进制翻译支持ARMv7-M相比,该处理器核运行ARMv7-M程序的性能提升了5.59倍。 展开更多

关键词 risc-v 二进制翻译 体系结构 多指令集处理器

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重构计算机系统教学:从MIPS到RISC-V计算机原型系统实验 被引量：3

16

作者 秦国锋 李晨扬 +3 位作者 林芃芃 王力生 陆有军 郭玉臣 《实验技术与管理》 CAS 北大核心 2022年第5期189-198,227,共11页

随着CPU指令技术的不断发展,计算机系统结构及实验教学必须与时俱进。该文通过迭代重构理论与实践教学,从X86架构转向MIPS指令集架构,又从MIPS指令集架构转向RISC-V指令集架构,其目的是使学生学习设计自己的CPU,掌握嵌入式操作系统的裁... 随着CPU指令技术的不断发展,计算机系统结构及实验教学必须与时俱进。该文通过迭代重构理论与实践教学,从X86架构转向MIPS指令集架构,又从MIPS指令集架构转向RISC-V指令集架构,其目的是使学生学习设计自己的CPU,掌握嵌入式操作系统的裁剪和移植,开发编写接口驱动程序,并在Nexys4 DDR Artix-7 FPGA开发板上实现RISC-V指令集CPU的设计与验证、嵌入式Linux操作系统验证等,以此来提升学生的CPU设计能力和系统软件开发能力。 展开更多

关键词 计算机实践教育 risc-v指令集架构 实践能力培养 教学重构 计算机原型系统

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AES专用指令处理器的研究与实现 被引量：10

17

作者 夏辉 贾智平 +3 位作者 张峰 李新 陈仁海 EdwinH.-M.Sha 《计算机研究与发展》 EI CSCD 北大核心 2011年第8期1554-1562,共9页

随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准(AES)凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构(ISA)扩展优化的方法... 随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准(AES)凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构(ISA)扩展优化的方法对AES算法进行指令扩展优化.基于电子系统级(ESL)方法设计流程,使用基于LISA语言的处理器生成工具构建了一个高效AES专用指令处理器(AES_ASIP)模型,最终实现于FPGA中.经过一系列的仿真和验证,对比ARM处理器指令集架构,实验结果显示AES_ASIP以增加少许硬件资源为代价,提高了算法58.4x%的执行效率并节省了47.4x%的指令代码存储空间. 展开更多

关键词 AES 电子系统级 指令集架构 专用指令处理器 FPGA

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嵌入式领域ECC专用指令处理器的研究 被引量：6

18

作者 夏辉 于佳 +3 位作者 秦尧 程相国 陈仁海 潘振宽 《计算机学报》 EI CSCD 北大核心 2017年第5期1092-1108,共17页

与其他公钥密码算法相比,椭圆曲线密码算法(Elliptic Curve Cryptography,ECC)具有抗攻击能力强、计算量小以及处理速度快等优点,已成为下一代公钥密码体制的标准.随着ECC在嵌入式领域的应用日益广泛,如何提高其执行效率成为目前研究的... 与其他公钥密码算法相比,椭圆曲线密码算法(Elliptic Curve Cryptography,ECC)具有抗攻击能力强、计算量小以及处理速度快等优点,已成为下一代公钥密码体制的标准.随着ECC在嵌入式领域的应用日益广泛,如何提高其执行效率成为目前研究的热点问题.文中提出了一套通用的专用指令处理器(Application Specific Instruction Processor,ASIP)的设计验证方案,并将该方案应用于ECC,从而大幅提升其在硬件资源受限的嵌入式环境中的执行效率.首先借鉴并实现了OpenSSL公开的ECC软件优化方案,并结合处理器平台的特点对大整数乘法运算和多项式平方运算进行了进一步优化.其次对优化后的算法进行基本指令块(Basic Instruction Block,BIB)的划分并转化为数据流图(Data Flow Graph,DFG),在DFG图中依照专用指令设计规则引入近似最优解方法查找可优化指令块.对该类指令块设计相应的专用指令,以实现处理器原有基础指令集架构的扩展.再次基于电子系统级(Electronic System Level,ESL)设计方法依次设计并仿真验证ECC_ASIP的系统级模型和Verilog寄存器传输级(Register Transfer Level,RTL)模型.最后将验证通过的RTL级处理器模型进行综合、布局布线,转换成相对应的门级电路并统计模型使用的硬件资源信息,烧写到FPGA(Field-Programmable Gate Array)平台完成ECC_ASIP的移植操作和性能验证.与ARM11处理器平台下算法实现的性能表现进行对比,实验结果显示,ECC_ASIP牺牲了9.23x%的硬件扩展资源,将算法实现的运算速度提高了2.74x倍,指令代码存储空间减少了59.36x%. 展开更多

关键词 椭圆曲线密码 专用指令处理器 近似最优解方法 指令集架构扩展 FPGA

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基于RISC-V的图卷积神经网络加速器设计 被引量：4

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作者 周理 赵祉乔 +2 位作者 潘国腾 铁俊波 赵王 《计算机工程与科学》 CSCD 北大核心 2023年第12期2113-2120,共8页

图卷积神经网络GCN当前主要在PyTorch等深度学习框架上基于GPU实现加速。然而GCN的运算过程包含多层嵌套的矩阵乘法和数据访存操作,使用GPU虽然可以满足实时性需求,但是部署代价大、能效比低。为了提高GCN算法的计算性能并保持软件灵活... 图卷积神经网络GCN当前主要在PyTorch等深度学习框架上基于GPU实现加速。然而GCN的运算过程包含多层嵌套的矩阵乘法和数据访存操作,使用GPU虽然可以满足实时性需求,但是部署代价大、能效比低。为了提高GCN算法的计算性能并保持软件灵活性,提出一种基于RSIC-V SoC的定制GCN加速器,在蜂鸟E203的SoC平台中通过点积运算扩展指令和硬件加速器软硬件协同的方法实现了针对GCN的加速,通过神经网络参数分析确定了从浮点数到32位定点数的硬件量化方案。实验结果表明,在Cora数据集上运行GCN算法时,该加速器没有精度损失,速度最高提高了6.88倍。 展开更多

关键词 risc-v 图卷积神经网络 硬件加速器 指令集

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基于SoC-FPGA的RISC-V处理器软硬件系统级平台 被引量：5

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作者 齐乐 常轶松 +4 位作者 陈欲晓 张旭 陈明宇 包云岗 张科 《计算机研究与发展》 EI CSCD 北大核心 2023年第6期1204-1215,共12页

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软... 构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率. 展开更多

关键词 硅前系统级平台 软硬件全系统评估 risc-v指令集处理器 SoC-FPGA

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