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NA-ROB:基于RISC-V超标量处理器的改进 被引量：1
1
作者 景超霞 刘杰 +1 位作者 李洪奎 刘红海 《计算机应用研究》 北大核心 2025年第2期519-522,共4页
重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目... 重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目的寄存器的指令单独存储来避免占用ROB表项。同时,引入容量可动态调整的缓存结构(AROB),将长延时指令与普通指令分别存储在ROB和AROB中,以降低长延时指令导致的阻塞。改进后的超标量处理器被命名为NA-ROB,经过SPEC 2006基准测试程序的实验评估,结果表明,NA-ROB超标量处理器相比于传统的ROB超标量处理器,平均IPC提升了66%,同时ROB的阻塞概率降低了48%。因此,所提出的改进方法显著提升了处理器的整体性能和效率。 展开更多
关键词 risc-v指令集 超标量处理器 ROB AROB 零寄存器分配策略
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基于动态时序裕量压缩的高性能处理器设计
2
作者 连子涵 何卫锋 《计算机工程与科学》 北大核心 2025年第2期219-227,共9页
传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大... 传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大化压缩动态时序裕量从而获得性能提升。搭建了时序分析平台自动化获取指令时序;设计了一种时序编码策略,在不增加硬件开销的基础上将时序信息通过指令编码传递到硬件,并在硬件层设计了时序译码及仲裁电路,根据指令时序编码相应调节时钟周期,从而实现了指令级动态时序裕量压缩。在一款基于RISC-V指令集的超标量处理器上完成所提方法的仿真验证,结果表明,相比传统设计方法,通过该方法最高可获得31%的性能提升。 展开更多
关键词 时序裕量 高性能 处理器 risc-v
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基于SoC-FPGA的RISC-V处理器软硬件系统级平台 被引量：6
3
作者 齐乐 常轶松 +4 位作者 陈欲晓 张旭 陈明宇 包云岗 张科 《计算机研究与发展》 EI CSCD 北大核心 2023年第6期1204-1215,共12页
构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软... 构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率. 展开更多
关键词 硅前系统级平台 软硬件全系统评估 risc-v指令集处理器 SoC-FPGA
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基于RISC-V的卷积神经网络专用指令集处理器 被引量：5
4
作者 廖汉松 吴朝晖 李斌 《计算机工程》 CAS CSCD 北大核心 2021年第7期196-204,共9页
针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,... 针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理Squeeze Net网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。 展开更多
关键词 risc-v指令集 卷积神经网络 领域专用架构 专用指令集处理器 硬件加速
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基于FPGA快速实现定制化RISC-V处理器 被引量：4
5
作者 陆松 蒋句平 任会峰 《计算机工程与科学》 CSCD 北大核心 2022年第10期1747-1752,共6页
随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,... 随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3~7.6。 展开更多
关键词 risc-v 指令集 定制化 处理器 FPGA
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用于IToF传感器的极低功耗RISC-V专用处理器设计 被引量：4
6
作者 黄正伟 刘宏伟 徐渊 《计算机工程》 CAS CSCD 北大核心 2022年第9期146-154,共9页
IToF深度探测技术是当前主流的3D感知实现方案之一,该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快,各科技领域对IToF传感芯片的需求日益提高,然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针... IToF深度探测技术是当前主流的3D感知实现方案之一,该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快,各科技领域对IToF传感芯片的需求日益提高,然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针对IToF传感器设计一款基于第五代精简指令集架构(RISC-V)的极低功耗专用处理器IToF-miniRV。IToF-miniRV包含支持RV32I指令集、RV32M指令集和自定义IToF型指令的处理器,以及用于加速深度计算和光幅度运算的IToF硬件加速器。将IToF-miniRV处理器与蜂鸟E203、PULPissimo这两款开源的基于RISC-V的超低功耗处理器分别部署在Xilinx Zynq-7000芯片上,进行FPGA资源使用情况和运行功耗的对比实验,结果表明,相比蜂鸟E203和PULPissimo,IToF-miniRV处理器的FPGA资源使用率分别减少5.2和10.9个百分点,运行功耗分别下降37.6%和89.7%。 展开更多
关键词 光电传感器 硬件加速器 专用处理器 第五代精简指令集架构 现场可编程门阵列
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嵌入式RISC-V乱序执行处理器的研究与设计 被引量：8
7
作者 李雨倩 焦继业 +1 位作者 刘有耀 郝振和 《计算机工程》 CAS CSCD 北大核心 2021年第2期261-267,284,共8页
为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器。处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集。采用具有顺序单发射、乱序执行、乱序写回等特... 为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器。处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集。采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求。在Artix-7(XC7A35T-L1CSG324I)FPGA开发板上以50MHz时钟频率完成功能验证,测试功耗为7.9mW。实验结果表明,在SMIC110nm的ASIC技术节点上进行综合分析,并在同等条件下与ARM CortexM3等处理器进行对比,该系统面积减少64%,功耗降低0.57mW,可用于小面积低功耗的嵌入式领域。 展开更多
关键词 risc-v指令集 嵌入式应用 乱序处理器 微体系结构 三级流水线
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基于RISC-V浮点指令集FPU的研究与设计 被引量：6
8
作者 潘树朋 刘有耀 +1 位作者 焦继业 李昭 《计算机工程与应用》 CSCD 北大核心 2021年第3期80-86,共7页
针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿... 针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。 展开更多
关键词 浮点处理器 risc-v指令集 微处理器 IEEE 754-2008标准 逻辑综合
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基于RPU的TTI程序设计和分析方法
9
作者 高银康 陈香兰 +3 位作者 龚小航 蒋滨泽 李曦 周学海 《计算机研究与发展》 EI CSCD 北大核心 2024年第1期98-119,共22页
实时嵌入式系统不仅要保证计算结果的逻辑正确性,还要确保与外界交互的时序正确性,所以底层程序要能精确表达上层模型中的时间行为.TTI指令集(time-triggered instruction set)的提出尝试解决计算机指令集体系结构层次缺少时间语义的问... 实时嵌入式系统不仅要保证计算结果的逻辑正确性,还要确保与外界交互的时序正确性,所以底层程序要能精确表达上层模型中的时间行为.TTI指令集(time-triggered instruction set)的提出尝试解决计算机指令集体系结构层次缺少时间语义的问题,并且基于TTI指令集实现的实时处理单元(real-time processing unit,RPU)证明了TTI指令集的可行性和有效性.但是目前的工作缺少对于TTI程序设计和分析方法的研究.所以,基于TTI指令集和RPU,提出了TTI指令集可以表达的4种时间语义,给出了TTI程序的设计范式.并且构建了TTI程序时间行为的表示方法——TFG+,TFG+是对TFG的扩展,TFG+区分了TTI程序中时间语义指令和普通代码段,可以表示TTI程序的控制流信息、用户规定的时间行为和TTI程序平台相关的时间属性.最后,提出了TTI程序的时间分析方法以及时间安全性检查方法,为TTI程序的设计和部署提供了依据. 展开更多
关键词 实时嵌入式系统 时间可预测性 时间语义指令集 实时处理器 WCET分析
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多核堆栈处理器研究与设计
10
作者 刘自昂 周永录 +1 位作者 代红兵 刘宏杰 《计算机工程与设计》 北大核心 2024年第4期1256-1263,共8页
为满足日趋复杂的嵌入式环境对堆栈处理器和Forth技术的应用需求,在单核堆栈处理器模型研究的基础上,设计一种多核堆栈处理器模型。基于J1单核堆栈处理器模型,针对多核目标,增加计时器、中断等功能,形成新的L32单核堆栈处理器模型,并以... 为满足日趋复杂的嵌入式环境对堆栈处理器和Forth技术的应用需求,在单核堆栈处理器模型研究的基础上,设计一种多核堆栈处理器模型。基于J1单核堆栈处理器模型,针对多核目标,增加计时器、中断等功能,形成新的L32单核堆栈处理器模型,并以该单核模型为内核,引入共享总线和十字开关互联方式的Wishbone总线、多端口存储器和面向多任务Forth系统的指令集,建立一种多核堆栈处理器模型L32-MC。利用该多核模型,在FPGA上实现4核和8核的L32-MC原型多核堆栈处理器。实验结果表明,4核和8核的L32-MC原型堆栈处理器满足高性能低功耗的多核处理器设计目标。 展开更多
关键词 多核堆栈处理器 Forth技术 Wishbone片上总线 多端口存储器 指令集 现场可编程门阵列 嵌入式
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基于指令集模拟器的处理器建模与验证 被引量：7
11
作者 严迎建 徐劲松 +1 位作者 陈韬 刘军伟 《计算机工程》 CAS CSCD 北大核心 2008年第5期248-250,共3页
介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA,MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应... 介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA,MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法。 展开更多
关键词 指令集模拟器 处理器建模 指令精确 时钟精确 流水线处理器
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AES专用指令处理器的研究与实现 被引量：10
12
作者 夏辉 贾智平 +3 位作者 张峰 李新 陈仁海 EdwinH.-M.Sha 《计算机研究与发展》 EI CSCD 北大核心 2011年第8期1554-1562,共9页
随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准(AES)凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构(ISA)扩展优化的方法... 随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准(AES)凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构(ISA)扩展优化的方法对AES算法进行指令扩展优化.基于电子系统级(ESL)方法设计流程,使用基于LISA语言的处理器生成工具构建了一个高效AES专用指令处理器(AES_ASIP)模型,最终实现于FPGA中.经过一系列的仿真和验证,对比ARM处理器指令集架构,实验结果显示AES_ASIP以增加少许硬件资源为代价,提高了算法58.4x%的执行效率并节省了47.4x%的指令代码存储空间. 展开更多
关键词 AES 电子系统级 指令集架构 专用指令处理器 FPGA
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ReSim:一个面向可重构处理器的仿真平台 被引量：5
13
作者 戴鹏 魏来 +2 位作者 辛灵轩 王新安 张兴 《北京大学学报（自然科学版）》 EI CAS CSCD 北大核心 2011年第2期231-237,共7页
针对可重构处理器ReMAP(reconfigurable multimedia array processor)面向视频高清编解码提出的灵活互联、计算资源密集、易于扩展的结构优化需求,提出了一个基于模块化分层设计、时钟周期精确的可重构处理器仿真平台ReSim。该仿真器基... 针对可重构处理器ReMAP(reconfigurable multimedia array processor)面向视频高清编解码提出的灵活互联、计算资源密集、易于扩展的结构优化需求,提出了一个基于模块化分层设计、时钟周期精确的可重构处理器仿真平台ReSim。该仿真器基于3级软件框架层次搭建,设计了可快速仿真多种互联结构的互联模块、多种计算模型的控制模块等模块化功能单元,结合时钟驱动模块对全局系统结构的运行驱动,可快速搭建可重构处理器的目标仿真模型,验证其正确性和有效性,精确评估计算性能,具有可视化、易于调试的特点。经实际测试表明,ReSim对可重构处理器ReMAP-2架构的系统评估与验证予以良好的支持。 展开更多
关键词 仿真器 时钟精确 可重构处理器 指令集 计算模型
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嵌入式领域ECC专用指令处理器的研究 被引量：6
14
作者 夏辉 于佳 +3 位作者 秦尧 程相国 陈仁海 潘振宽 《计算机学报》 EI CSCD 北大核心 2017年第5期1092-1108,共17页
与其他公钥密码算法相比,椭圆曲线密码算法(Elliptic Curve Cryptography,ECC)具有抗攻击能力强、计算量小以及处理速度快等优点,已成为下一代公钥密码体制的标准.随着ECC在嵌入式领域的应用日益广泛,如何提高其执行效率成为目前研究的... 与其他公钥密码算法相比,椭圆曲线密码算法(Elliptic Curve Cryptography,ECC)具有抗攻击能力强、计算量小以及处理速度快等优点,已成为下一代公钥密码体制的标准.随着ECC在嵌入式领域的应用日益广泛,如何提高其执行效率成为目前研究的热点问题.文中提出了一套通用的专用指令处理器(Application Specific Instruction Processor,ASIP)的设计验证方案,并将该方案应用于ECC,从而大幅提升其在硬件资源受限的嵌入式环境中的执行效率.首先借鉴并实现了OpenSSL公开的ECC软件优化方案,并结合处理器平台的特点对大整数乘法运算和多项式平方运算进行了进一步优化.其次对优化后的算法进行基本指令块(Basic Instruction Block,BIB)的划分并转化为数据流图(Data Flow Graph,DFG),在DFG图中依照专用指令设计规则引入近似最优解方法查找可优化指令块.对该类指令块设计相应的专用指令,以实现处理器原有基础指令集架构的扩展.再次基于电子系统级(Electronic System Level,ESL)设计方法依次设计并仿真验证ECC_ASIP的系统级模型和Verilog寄存器传输级(Register Transfer Level,RTL)模型.最后将验证通过的RTL级处理器模型进行综合、布局布线,转换成相对应的门级电路并统计模型使用的硬件资源信息,烧写到FPGA(Field-Programmable Gate Array)平台完成ECC_ASIP的移植操作和性能验证.与ARM11处理器平台下算法实现的性能表现进行对比,实验结果显示,ECC_ASIP牺牲了9.23x%的硬件扩展资源,将算法实现的运算速度提高了2.74x倍,指令代码存储空间减少了59.36x%. 展开更多
关键词 椭圆曲线密码 专用指令处理器 近似最优解方法 指令集架构扩展 FPGA
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VLIW处理器ISA建模与辅助软件优化技术 被引量：3
15
作者 严迎建 叶建森 +1 位作者 刘军伟 徐劲松 《计算机工程与设计》 CSCD 北大核心 2009年第11期2727-2729,2752,共4页
在基于VLIW结构的分组密码专用处理器设计过程中,研究了VLIW处理器的指令集体系结构建模技术。设计了一个指令精确的指令集模拟器,通过附加一个流水线相关及停顿统计模块,实现了周期精确的程序运行统计和流水线停顿统计。结合指令集模... 在基于VLIW结构的分组密码专用处理器设计过程中,研究了VLIW处理器的指令集体系结构建模技术。设计了一个指令精确的指令集模拟器,通过附加一个流水线相关及停顿统计模块,实现了周期精确的程序运行统计和流水线停顿统计。结合指令集模拟器、汇编器以及调试器,设计了一个面向VLIW处理器的辅助程序优化环境。利用模拟器和调试器来评估程序的指令级并行度以及资源占用情况,辅助程序开发者优化VLIW处理器程序,从而达到软硬件协作开发VLIW处理器指令级并行性的最终目的。 展开更多
关键词 超长指令字(VLIW) 处理器建模 指令集体系结构 指令集模拟器 指令级并行
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可配置流处理器核心级指令设计及相关编译技术研究 被引量：4
16
作者 何义 任巨 +3 位作者 杨乾明 管茂林 文梅 张春元 《计算机工程与科学》 CSCD 北大核心 2009年第11期40-44,共5页
针对目前微处理器面对通用性、高性能、功耗效率的矛盾,我们提出了可配置流处理器的解决方案。本文重点研究了可配置流处理器中核心级指令设计及相关的编译技术,其核心设计思想是根据应用的计算特征设计流处理器中的核心级指令集,从而... 针对目前微处理器面对通用性、高性能、功耗效率的矛盾,我们提出了可配置流处理器的解决方案。本文重点研究了可配置流处理器中核心级指令设计及相关的编译技术,其核心设计思想是根据应用的计算特征设计流处理器中的核心级指令集,从而降低指令集硬件资源的需求。 展开更多
关键词 可配置 指令集 流处理器 编译
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标志预访问和组选择历史相结合的低功耗指令cache 被引量：6
17
作者 张宇弘 王界兵 +1 位作者 严晓浪 汪乐宇 《电子学报》 EI CAS CSCD 北大核心 2004年第8期1286-1289,共4页
指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,... 指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,从而预先获得cache行命中和组选择信息 ,这样当真正取下一行的指令时 ,根据获得的该cache行的标志信息就无需访问没有被选中的数据存储器 .预先访问标志存储器的另一个优点是可以加入组预测算法来减少对标志存储器的访问 .为了减少短距离跳转时对cache的访问 ,环形历史缓冲区 (CHB)保存了部分组选择结果来获得跳转目标地址的cache行信息 .该方法没有性能损失 ,而且具有硬件实现简单 ,硬件代价小等优点 .该方法已被应用于 2 5 0MHz的RISC处理器中 . 展开更多
关键词 CACHE 低功耗 CPU 微体系结构
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一种面向多媒体和通信应用的处理器指令集及架构实现 被引量：4
18
作者 王志君 梁利平 +3 位作者 吴凯 王光玮 洪钦智 罗汉青 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第10期108-114,共7页
提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并... 提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效. 展开更多
关键词 面向特定应用指令集架构 CPU和DSP一体化 处理器 通信 多媒体
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配置流驱动计算体系结构指导下的ASIP设计 被引量：3
19
作者 李勇 王志英 +1 位作者 赵学秘 岳虹 《计算机研究与发展》 EI CSCD 北大核心 2007年第4期714-721,共8页
为了兼顾嵌入式处理器设计中的灵活性与高效性,提出配置流驱动计算体系结构.在体系结构设计中将软/硬件界面下移,使功能单元之间的互连网络对编译器可见,并由编译器来完成传输路由,从而支持复杂但更为高效的互连网络.在该体系结构指导下... 为了兼顾嵌入式处理器设计中的灵活性与高效性,提出配置流驱动计算体系结构.在体系结构设计中将软/硬件界面下移,使功能单元之间的互连网络对编译器可见,并由编译器来完成传输路由,从而支持复杂但更为高效的互连网络.在该体系结构指导下,提出一种支持段式可重构互连网络的专用指令集处理器(ASIP)设计方法.该方法应用到密码领域的3类ASIP设计中表明,与简单总线互连相比,在不影响性能的前提下,可平均节约53%的互连功耗和38.7%的总线数量,从而达到减少总线数量、降低互连功耗的目的. 展开更多
关键词 配置流驱动计算体系结构 传输触发体系结构 专用指令集处理器 嵌入式处理器
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专用指令集处理器(ASIP)系统级设计研究 被引量：4
20
作者 杨君 李曦 +1 位作者 王志刚 周学海 《系统工程与电子技术》 EI CSCD 北大核心 2006年第10期1572-1577,共6页
嵌入式系统的应用多样性和设计时效性特征对专用指令集处理器(application specific instructure setprocessor,ASIP)体系结构设计提出了挑战。提出一种ASIP设计平台A2IDE,它将ASIP的系统级设计任务划分为指令集、流水线和微结构三个层... 嵌入式系统的应用多样性和设计时效性特征对专用指令集处理器(application specific instructure setprocessor,ASIP)体系结构设计提出了挑战。提出一种ASIP设计平台A2IDE,它将ASIP的系统级设计任务划分为指令集、流水线和微结构三个层次,并采用体系结构描述语言驱动软件工具集自动生成和各层次上的设计空间搜索。对A2IDE的特点、架构进行了描述,并通过实验初步证明了A2IDE平台的有效性。 展开更多
关键词 专业指令集处理器 体系结构描述语言 设计空间搜索
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