基于时钟抖动流水线结构的高效率真随机数发生器

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作者 董亮 凌锋 朱磊 《现代电子技术》 北大核心 2024年第14期70-76,共7页

现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机... 现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机数学模型的设计方法,由差分构架的两级时钟抖动流水线组成。第一级流水线中两个环形振荡器在规定时间内累积抖动,第二级流水线利用近似相同的两个环形振荡器的微小周期差构建时间数字转换器,对第一级输出的高斯抖动进行量化,通过数字化模块输出随机比特。在时间数字转换器运行过程中,第一级流水线已经重新启动累积下一个阶段的抖动,减少了空闲时间,提高了真随机数的质量和效率。在Xilinx Atrix-7平台进行了验证,该结构的硬件资源仅消耗了25个LUTs和13个DFFs,获得高达32.55 Mb/s的吞吐量。 展开更多

关键词 真随机数发生器 时钟抖动 流水线结构 随机性 环形振荡器 时间数字转换器

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低抖动快锁定10.9~12.0 GHz电荷泵锁相环 被引量：1

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作者 展永政 李仁刚 +4 位作者 李拓 邹晓峰 周玉龙 胡庆生 李连鸣 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2024年第11期2290-2298,共9页

基于65 nm CMOS工艺,设计适用于高速SerDes串行链路的低抖动高速电荷泵锁相环(CPPLL)电路.通过优化环路带宽以及压控振荡器(VCO)、电荷泵和鉴频鉴相器的电路结构,抑制电压纹波和内部噪声引起的抖动,以在满足SerDes链路需要的宽频范围和... 基于65 nm CMOS工艺,设计适用于高速SerDes串行链路的低抖动高速电荷泵锁相环(CPPLL)电路.通过优化环路带宽以及压控振荡器(VCO)、电荷泵和鉴频鉴相器的电路结构,抑制电压纹波和内部噪声引起的抖动,以在满足SerDes链路需要的宽频范围和高速要求的同时,电荷泵锁相环能够获得较小的抖动偏差和稳定的时钟信号.包括整个焊盘在内的芯片面积为0.309 mm2.测试结果表明,电荷泵锁相环能够实现10.9~12 GHz的输出时钟信号,其在10 MHz频偏处的相位噪声、参考杂散和品质因数(FoM)分别为-111.47 dBc/Hz、-25.14 dBc和-223.5 dB.当输入参考频率为706.25 MHz时, CPPLL能够在600μs后输出稳定的11.3 GHz时钟信号,且RMS抖动为973.9 fs,约为0.065 UI.在电源电压为1.2 V下,电路的功耗为47.3 mW.所设计的锁相环(PLL)电路能够适用于20 Gb/s及以上的高速通信链路系统. 展开更多

关键词 压控振荡器(VCO) 电荷泵 低抖动 串行链路 高速

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基于碳基500nm工艺的双采样真随机数发生器

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作者 蔡铭嫣 张九龄 +3 位作者 陈智峰 廖文丽 陈译 陈铖颖 《半导体技术》 CAS 北大核心 2024年第8期732-741,757,共11页

碳纳米管场效应晶体管(CNTFET)因其极小的尺寸、超高的载流子迁移率、准一维结构的弹道输运等特性,顺应了未来集成电路高集成化和微型化的发展趋势。基于课题组构建的500 nm碳基工艺设计包,设计了一款真随机数发生器(TRNG)。碳基真随机... 碳纳米管场效应晶体管(CNTFET)因其极小的尺寸、超高的载流子迁移率、准一维结构的弹道输运等特性,顺应了未来集成电路高集成化和微型化的发展趋势。基于课题组构建的500 nm碳基工艺设计包,设计了一款真随机数发生器(TRNG)。碳基真随机数发生器利用慢时钟振荡器对快时钟振荡器进行采样获取随机源,通过在慢时钟振荡器中添加电阻热噪声以增加环形振荡器的相位抖动,经单比特频数测试、重叠子序列检测等随机性测试,证实本设计提高了熵源的非相关性与不可预测性。碳基真随机数发生器的最高工作频率达到7.04 MHz,功耗为1.98 mW,版图面积为2.3 mm×1.5 mm。输出序列通过了随机性检验,适用于现代密码系统的纳米级芯片。 展开更多

关键词 碳纳米管场效应晶体管(CNTFET) 紧凑模型 真随机数发生器(TRNG) 振荡器 时钟抖动

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ATM网络拥塞控制中PID控制器的设计 被引量：11

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作者 任丰原 林闯 +1 位作者 任勇 山秀明 《计算机学报》 EI CSCD 北大核心 2002年第10期1024-1029,共6页

自适应比特 (ABR)业务的流量控制是 ATM网络中一种有效的拥塞控制机制和流量管理手段 .在大规模的高速网络中 ,算法的简洁性对优化交换机的性能是至关重要的 .尽管二进制 ABR流量控制的简洁性具有相当的吸引力 ,但显式前向拥塞标识 (Exp... 自适应比特 (ABR)业务的流量控制是 ATM网络中一种有效的拥塞控制机制和流量管理手段 .在大规模的高速网络中 ,算法的简洁性对优化交换机的性能是至关重要的 .尽管二进制 ABR流量控制的简洁性具有相当的吸引力 ,但显式前向拥塞标识 (Explicit Forward Congestion Indication,EFCI)算法控制的队列长度和允许信元速率 (Allowed Cell Rate,ACR)大幅振荡 ,降低了链路利用率 ,严重地影响了交换机的性能 .为此有了相对复杂却有效的显式速率反馈机制 .在该文中 ,引入了拥塞的概率判定机制 ;并运用经典控制理论为拥塞判定概率的实时更新设计了线性的 PID控制器 ,避免了非线性的控制规律可能诱发的系统自激振荡 .在 PID控制器的参数整定上 ,因为使用常用算法受到限制 ,进而给出了一种基于确定稳定裕度的参数整定方法 .仿真试验表明 :二进制流量控制中的PID算法在保持了算法简洁性的前提下 ,大幅度地抑制了 ACR和队列长度的振荡 ,提高了链路利用率 ,减小了队列系统引入的时延抖动 ,为保证 ATM网络中的服务质量 (Quality of Service,Qo S)提供了必要的技术支持 . 展开更多

关键词 ATM网络 拥塞控制 PID控制器 设计

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一种高速高精度时钟的设计与分析 被引量：4

5

作者 阮福明 陈曦 +2 位作者 何正淼 安琪 王砚方 《数据采集与处理》 CSCD 北大核心 2005年第3期351-355,共5页

介绍了一种高性能时钟板的设计思想和电路分析。该时钟板基于频率合成器来产生高精度、高稳定度、低抖动的时钟,用于高速高精度背板测试平台。文中给出了实际时钟的性能分析指标,针对影响时钟性能的相关因素,提出高速时钟电路设计的解... 介绍了一种高性能时钟板的设计思想和电路分析。该时钟板基于频率合成器来产生高精度、高稳定度、低抖动的时钟,用于高速高精度背板测试平台。文中给出了实际时钟的性能分析指标,针对影响时钟性能的相关因素,提出高速时钟电路设计的解决方案,并深入探讨了时钟设计中的相关问题。测试结果表明所得时钟信号性能较好。 展开更多

关键词 频率合成 锁相环 压控晶体振荡器 孔径抖动

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CMOS环型压控振荡器的设计 被引量：7

6

作者 程梦璋 景为平 《电子科技大学学报》 EI CAS CSCD 北大核心 2009年第2期305-308,共4页

设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益,较好的线性范围,较低的相位噪声。应用复制偏置电路,对差分环型压控振荡器的控制电压进行复制,通过对压控振荡器相位噪声的计算和分析,以提高对环型... 设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益,较好的线性范围,较低的相位噪声。应用复制偏置电路,对差分环型压控振荡器的控制电压进行复制,通过对压控振荡器相位噪声的计算和分析,以提高对环型压控振荡器电源电压噪声和衬底噪声的抑制。该设计和分析是基于上华0.5μmCMOS工艺,当控制电压从1～3V变化时,相应的振荡频率为100～500MHz;在偏离中心频率1kHz、10kHz、100kHz和1MHz频率处得到的相位噪声分别为?50dBc/Hz、?75dBc/Hz、?98dBc/Hz和?120dBc/Hz。 展开更多

关键词 延迟单元 相位噪声 时间抖动 压控振荡器

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增益恒定的数控振荡器设计 被引量：3

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作者 陈鑫 黄辉 吴宁 《电子科技大学学报》 EI CAS CSCD 北大核心 2012年第5期712-716,共5页

针对驱动能力可调的数控振荡器在输出频率范围内增益变化较大的问题,提出了一种电路设计方法,通过该方法设计出的数控振荡器结构具有增益恒定的特点。在SMIC 0.18μm logic 1P6M CMOS工艺下设计并实现了一个采用该振荡器结构的数控锁相... 针对驱动能力可调的数控振荡器在输出频率范围内增益变化较大的问题,提出了一种电路设计方法,通过该方法设计出的数控振荡器结构具有增益恒定的特点。在SMIC 0.18μm logic 1P6M CMOS工艺下设计并实现了一个采用该振荡器结构的数控锁相环,数控振荡器的面积为0.025 mm2。实测数据表明,该数控振荡器输出的频率范围为76～208 MHz。当锁相环输出208 MHz高频时钟时,四分频后的峰峰值抖动为110 ps,均方根抖动为14.82 ps,数控振荡器的功耗为1.512 mW。 展开更多

关键词 延迟时间 数控振荡器 数控锁相环 增益 抖动

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基于MRV原理的锁相环抖动BIST电路优化与实现 被引量：1

8

作者 蔡志匡 徐亮 +2 位作者 任力争 许浩博 时龙兴 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第3期482-486,共5页

为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时... 为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析. 展开更多

关键词 锁相环 内建自测试 多精度游标 抖动 游标延时链 游标振荡器

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用于最新网络设备的SAW高频振荡器

9

作者 范跃农 杨波 +3 位作者 胡鸿豪 曹良足 付莉 于盛睿 《压电与声光》 CSCD 北大核心 2006年第1期8-9,13,共3页

介绍了一种采用新技术开发的声表面波(SAW)振荡器,它具有优良的高频特性、温度特性和抗颤动性能,并且具有结构简单,体积小,质量轻等优点。它提供了一种解决假信号引起的振荡失效的问题,使网络设备能获得一个稳定的电平,同时让我们感受... 介绍了一种采用新技术开发的声表面波(SAW)振荡器,它具有优良的高频特性、温度特性和抗颤动性能,并且具有结构简单,体积小,质量轻等优点。它提供了一种解决假信号引起的振荡失效的问题,使网络设备能获得一个稳定的电平,同时让我们感受到网络设备的飞速发展及其对电子元器件的更高要求。 展开更多

关键词 声表面波 振荡器 网络设备 抗颤动性能

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高抗电源噪声的低时钟抖动VCO设计

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作者 蔡敏 王冬春 《华南理工大学学报（自然科学版）》 EI CAS CSCD 北大核心 2009年第9期67-70,81,共5页

设计了一种基于电流舵逻辑(CSL)架构的环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,增加了一个电压增益较大的放大器构成有源负反馈,以提高抗电源噪声的能力.采用和舰0.18μm双阱CMOS工艺对传统结构VCO和改进后... 设计了一种基于电流舵逻辑(CSL)架构的环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,增加了一个电压增益较大的放大器构成有源负反馈,以提高抗电源噪声的能力.采用和舰0.18μm双阱CMOS工艺对传统结构VCO和改进后的VCO进行对比仿真,在频率为20MHz、峰-峰值为200mV的高频电源噪声下,传统结构VCO的峰-峰抖动和均方根抖动分别为54.135 ps和19.454 ps,而改进结构VCO的相应值分别为27.442 ps和9.196 ps,抗抖动性能大大提高.改进结构VCO的输出频率为650MHz,占空比约为52%,中心控制电压0.9V对应的增益为962.16MHz/V,线性度良好,在1.8V的直流电源下功耗仅为0.7mW左右. 展开更多

关键词 电流舵逻辑 压控振荡器 负反馈 抖动

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2.488 Gbit/s时钟数据恢复电路的设计

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作者 杨丽燕 刘亚荣 王永杰 《半导体技术》 CSCD 北大核心 2017年第5期340-346,357,共8页

利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加... 利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。 展开更多

关键词 时钟数据恢复(CDR)电路 双环路结构 锁相环(PLL) 压控振荡器(VCO) 相位抖动

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SEC中的全数字锁相环的分析及设计 被引量：2

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作者 张继勇 王爱国 《光通信研究》 北大核心 2006年第6期22-23,41,共3页

文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适... 文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适当配置,可以使该设计的结果得到优化;最后,通过现场可编程门阵列(FPGA)验证,给出了测试结果。 展开更多

关键词 全数字锁相环 数控振荡器 分频器 抖动

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一款基于CMOS工艺的可编程VCXO芯片设计

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作者 李晋 陈君涛 +2 位作者 黎敏强 蒋永红 赵瑞华 《半导体技术》 CAS CSCD 北大核心 2016年第3期174-179,共6页

详细介绍了一款基于0.25μm射频互补金属氧化物半导体(RF CMOS)工艺的可编程压控晶体振荡器(VCXO)芯片。将A/D技术和小数锁相环技术结合在一起,实现了VCXO输出频率范围、频率步进、牵引范围、压控极性可编程。在0.25μm RF CMOS工艺下... 详细介绍了一款基于0.25μm射频互补金属氧化物半导体(RF CMOS)工艺的可编程压控晶体振荡器(VCXO)芯片。将A/D技术和小数锁相环技术结合在一起,实现了VCXO输出频率范围、频率步进、牵引范围、压控极性可编程。在0.25μm RF CMOS工艺下进行了流片,芯片面积为3 000μm×2 000μm,将芯片封装到符合工作标准的5 mm×7 mm陶瓷管壳。测试结果表明,该芯片在(2.5±5%)V,温度为-55~85℃环境下,可以稳定工作,通过兼容工业标准I2C接口,实现编程输出频率为15.5~866.6 MHz和975~1 300 MHz,频率步进(343/N)Hz(N为锁相环输出分频器值);牵引范围为±9×10-6~±567×10-6,步进9×10-6;在频点662.41 MHz,均方根抖动典型值为360 fs(积分区间12 k Hz^20 MHz)。测试结果验证了设计方法和电路设计的正确性。 展开更多

关键词 压控晶体振荡器(VCXO) Δ-Σ调制 锁相环(PLL) 电荷泵 抖动

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自由电子激光振荡器中电子束能量跳跃对增益的影响 被引量：2

14

作者 姜云卿 束小建 《强激光与粒子束》 EI CAS CSCD 北大核心 1999年第4期389-392,共4页

微脉冲中电子束能量、电流的跳跃会影响电子束的质量， 从而也影响激光的增益。在 Ｃ Ａ Ｅ Ｐ Ｆ Ｉ Ｒ Ｆ Ｅ Ｌ 理论设计模型参数的基础上，利用一维定态程序对电子束能量跳跃对增益的影响进行了数值研究，并与非定态程序计算结果... 微脉冲中电子束能量、电流的跳跃会影响电子束的质量， 从而也影响激光的增益。在 Ｃ Ａ Ｅ Ｐ Ｆ Ｉ Ｒ Ｆ Ｅ Ｌ 理论设计模型参数的基础上，利用一维定态程序对电子束能量跳跃对增益的影响进行了数值研究，并与非定态程序计算结果进行比较，给出可容许的能量跳跃范围。 展开更多

关键词 自由电子激光振荡器 能量跳跃 激光增益 激光功率

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一种低功耗高噪声源真随机数设计 被引量：6

15

作者 魏子魁 胡毅 +4 位作者 金鑫 李振国 冯文楠 冯曦 唐晓柯 《电子与信息学报》 EI CSCD 北大核心 2020年第10期2566-2572,共7页

通过对一种低功耗高噪声源真随机数发生器(TRNG)的研究,设计了一种新型的低频时钟电路,可以把电阻热噪声放大100倍以上,从而减少低频时钟电路的带宽和电阻值,使电路的面积和功耗减少,并且使低频时钟的jitter到达58.2 ns。电路采用SMIC 4... 通过对一种低功耗高噪声源真随机数发生器(TRNG)的研究,设计了一种新型的低频时钟电路,可以把电阻热噪声放大100倍以上,从而减少低频时钟电路的带宽和电阻值,使电路的面积和功耗减少,并且使低频时钟的jitter到达58.2 ns。电路采用SMIC 40 nm CMOS工艺设计,完成了流片和测试,真随机数产生器输出速度范围为1.38~3.33 Mbit/s,电路整体功耗为0.11 mW,面积为0.00789 mm2。随机数输出满足AIS31真随机数熵源测试要求,并且通过了国密2安全测试。 展开更多

关键词 真随机数产生器 电阻热噪声 低频时钟jitter 低功耗

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一种电力专用SOC的低功耗小面积ADPLL设计

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作者 陶伟 汤文凯 +2 位作者 蒋小文 张培勇 黄凯 《半导体技术》 CAS 北大核心 2021年第4期269-273,309,共6页

智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设... 智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设计,通过控制与反相器并联的三态缓冲器的导通数量控制反相器电流进行频率粗调,使DCO具有1.2~2.6 GHz的调节范围。通过控制与反相器输出端并联逻辑门的导通数量控制其负载电容进行频率细调,并通过基于夹逼原理的控制字搜索算法找到DCO的最佳控制字。仿真结果表明,ADPLL锁定后输出时钟的均方根周期抖动控制在3 ps以内,并且其在55 nm CMOS工艺下的面积仅为60μm×60μm,功耗为1 m W左右。 展开更多

关键词 全数字锁相环(ADPLL) 数控振荡器(DCO) 小面积 周期抖动 功耗

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卫星通信系统CMOS分数分频频率综合器设计 被引量：2

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作者 曲韩宾 谷江 +4 位作者 丁理想 高博 张晓朋 耿双利 吴兰 《半导体技术》 CAS 北大核心 2019年第2期99-103,153,共6页

基于CMOS工艺,设计了一款可用于无线卫星通信系统的低相噪、低杂散、24 bit分数分频频率综合器。频率综合器内部集成LC压控振荡器(VCO),通过自动增益控制电路调整VCO输出频率,采用电荷泵偏移电流线性化技术及Δ-Σ调制器加抖动技术改善... 基于CMOS工艺,设计了一款可用于无线卫星通信系统的低相噪、低杂散、24 bit分数分频频率综合器。频率综合器内部集成LC压控振荡器(VCO),通过自动增益控制电路调整VCO输出频率,采用电荷泵偏移电流线性化技术及Δ-Σ调制器加抖动技术改善相位噪声和杂散性能。在整数模式和分数模式下,带内相位噪声分别为-106.2 dBc/Hz和-99.7 dBc/Hz。VCO的输出频率为1.68～2.08 GHz,10 MHz频偏处相位噪声为-147.88 dBc/Hz。鉴相杂散和分数杂散均低于-72 dBc,分数模式下均方根抖动为634 fs。锁相环底噪声因子和闪烁噪声因子分别为-218.4 dBc/Hz和-249.6 dBc/Hz。频率综合器功率为75 mW,版图面积为1.2 mm×0.8 mm。 展开更多

关键词 锁相环(PLL) 压控振荡器(VCO) 分数频率综合器 相位噪声 杂散 抖动

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Design of A 1.2 V Low-Power Clock Generator

18

作者 Xu Zhuang Yu HuiYue Zhang Hui LinXia 《半导体技术》 CAS CSCD 北大核心 2011年第12期953-956,共4页

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