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基于IP Core的PXI Express接口DMA引擎设计 被引量:7
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作者 刘兆庆 杜威达 +1 位作者 朱雨 张毅刚 《电子测量技术》 2012年第7期43-46,50,共5页
PXI Express是PCI Express在仪器领域的扩展。采用Xilinx公司的PCI Express端点硬核,详细阐述了一种通用DMA引擎的实现方法,对DMA读写操作流程和设计思想进行了详细的分析和说明,并提出了提高DMA引擎数据传输速率的优化方法。分别在硬... PXI Express是PCI Express在仪器领域的扩展。采用Xilinx公司的PCI Express端点硬核,详细阐述了一种通用DMA引擎的实现方法,对DMA读写操作流程和设计思想进行了详细的分析和说明,并提出了提高DMA引擎数据传输速率的优化方法。分别在硬件层和软件层进行测试,设计的DMA引擎可以达到较高的数据传输速率,为PXI Express接口提供了一种通用的解决方案,可以满足PXI Express系统中对高数据带宽的传输需求,具有很好的应用价值。 展开更多
关键词 PXI EXPRESS DMA引擎 ip硬核
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基于NCO IP core的Chirp函数实现设计 被引量:4
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作者 董亮 汪敏 +1 位作者 高亦菲 高冠男 《现代电子技术》 2009年第20期20-22,共3页
首先分析Chirp函数在频域上的一般特性,并且分析Altrea公司提供的数控振荡器知识产权核(NCO IP core)的输入/输出特性,通过MegaCore环境确定其输入控制字,通过外围逻辑电路实时向NCO IP core调入控制频率控制字以达到改变输出频率的目的... 首先分析Chirp函数在频域上的一般特性,并且分析Altrea公司提供的数控振荡器知识产权核(NCO IP core)的输入/输出特性,通过MegaCore环境确定其输入控制字,通过外围逻辑电路实时向NCO IP core调入控制频率控制字以达到改变输出频率的目的,并通过在示波器上观测FPGA的运行情况,验证了该设计具有很好的输出效果。 展开更多
关键词 NCO ip core FPGA Chirp函数 Megacore
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RS(15,9)编码器IP Core的实现 被引量:1
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作者 董怀玉 余宁梅 +3 位作者 高勇 刘高辉 牛兰奇 陈静瑾 《西安理工大学学报》 CAS 2004年第1期82-86,共5页
RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语... RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性。 展开更多
关键词 RS码 编码器 ip core VERILOG HDL
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基于Xilinx FPGA IP CORE的可调正弦信号发生器设计 被引量:4
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作者 张献伟 任志良 +1 位作者 陈光 王华 《电子测量技术》 2009年第5期1-4,共4页
针对传统基于FPGA设计直接数字式频率合成器(DDS)的方法存在的代码量且使用较多的FPGA逻辑资源的不足,本文提出了一种基于Xilinx FPGAIP CORE的DDS设计方法,直接调用已封装好的DDS core,无需编写DDS程序代码,只需熟悉core的接口定义和... 针对传统基于FPGA设计直接数字式频率合成器(DDS)的方法存在的代码量且使用较多的FPGA逻辑资源的不足,本文提出了一种基于Xilinx FPGAIP CORE的DDS设计方法,直接调用已封装好的DDS core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,可以实现信号频率、相位和幅度的程序控制,输出信号具有失真度低、稳定度好、分辨率高等优点。 展开更多
关键词 FPGA ip core VHDL 直接数字式频率合成 正弦波
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基于IP Core的PCI-X总线数据传输卡设计 被引量:2
5
作者 钟声 侯朝焕 +1 位作者 杨常安 陈栋 《电子测量技术》 2007年第11期17-19,24,共4页
在高速阵列信号处理系统中,数据采集端与信号处理主机之间的数据通信量非常的大,为了保证系统性能,对数据传输卡提出了更高要求,传统基于PCI总线的数据传输卡已经不能满足系统需要,作为PCI总线的升级版——PCI-X总线,不光提高了总线时... 在高速阵列信号处理系统中,数据采集端与信号处理主机之间的数据通信量非常的大,为了保证系统性能,对数据传输卡提出了更高要求,传统基于PCI总线的数据传输卡已经不能满足系统需要,作为PCI总线的升级版——PCI-X总线,不光提高了总线时钟频率,还拥有更为合理的传输时序与中断响应机制,是新一代阵列信号处理系统的理想总线。本文介绍了基于PCI-X总线的数据传输卡的设计与实现,并对基于IPCore的PCI-X总线接口实现进行了详细分析,从仿真与实际使用效果验证了基于PCI-X总线的数据传输卡达到了设计性能。 展开更多
关键词 PCI—X总线 ip core FPGA
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基于硬件描述语言的MP3解码器仿真平台的搭建以及IP Core的重用
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作者 陈艳 赵歆 李平 《现代电子技术》 2004年第15期82-83,93,共3页
开发基于硬件描述语言的 MP3解码器 ,首要的问题是要搭建一个能被很好地掌握控制的仿真平台。仿真平台包括仿真输入平台和仿真输出平台。在仿真输入平台中 ,构造了 2个模块 ,一个是用来存储 MP3音频文件的 ROM模块 ,另一个是控制器模块 ... 开发基于硬件描述语言的 MP3解码器 ,首要的问题是要搭建一个能被很好地掌握控制的仿真平台。仿真平台包括仿真输入平台和仿真输出平台。在仿真输入平台中 ,构造了 2个模块 ,一个是用来存储 MP3音频文件的 ROM模块 ,另一个是控制器模块 ,其功能是把 RO M中的数据以串行数据流的方式送到解码器模块中去。其中 ,在构造 RO M模块时 ,采用了 IP 展开更多
关键词 硬件描述语言 MP3解码器 仿真平台 ip core的重用
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基于国产FPGA与SM4算法的总线通信加解密IP核设计
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作者 李森 袁强 唐建 《兵工自动化》 北大核心 2025年第7期11-15,58,共6页
针对某终端设备之间总线通信的加密需求以及加密硬件程序便捷移植开发的需求,设计基于SM4加解密算法的IP核。采用轻量级单轮循环迭代结构,在满足吞吐率要求下降低对FPGA逻辑资源的消耗,其中查找表(look-up table,LUT)的消耗为2447个,触... 针对某终端设备之间总线通信的加密需求以及加密硬件程序便捷移植开发的需求,设计基于SM4加解密算法的IP核。采用轻量级单轮循环迭代结构,在满足吞吐率要求下降低对FPGA逻辑资源的消耗,其中查找表(look-up table,LUT)的消耗为2447个,触发器(flip-flop,FF)的消耗为2914个;采用加密、解密独立运行的方式使通信过程中的加密运算与解密运算可同时进行互不干扰;使用Vivado2022.2对IP核进行封装;采用一种“线性变换参数可控”的机制,使加密安全性由单一的密钥作为保证变为“密钥+线性变换参数”的双重保证,提高加密的安全性。测试结果表明:在满足吞吐率要求的条件下,该IP核可应用于UART(485/422/232)、CAN、1553B等总线的数据加密,且性能稳定。 展开更多
关键词 FPGA SM4算法 ip 线性变换参数可控
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嵌入式系统与IP—CORE、M-CORE设计技术 被引量:6
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作者 李广军 《半导体技术》 CAS CSCD 北大核心 2001年第1期4-8,共5页
介绍了一些标志性嵌入式设备与技术的特征以及IP-CORE、M-CORE嵌入技术应用设计的特点和发展动向。
关键词 嵌入式系统 微处理机 专用计算机 设计 ip-core M-core
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Embedded TCP/IP Chip Based on DW8051 Core 被引量:1
9
作者 ZHOU Jian-yang, XIA Fei-fei, ZHANG A-bo, CHEN Hui-huang (School of Computer and Information Engineering, Xiamen Univ., Xiamen 361005, China) 《厦门大学学报(自然科学版)》 CAS CSCD 北大核心 2002年第S1期278-279,共2页
As remote control for electric home appliances thro ug h the Internet becomes more common, many compannies today launched a new corpora te initiative to develop advanced embedded solutions for Internet connectivity t ... As remote control for electric home appliances thro ug h the Internet becomes more common, many compannies today launched a new corpora te initiative to develop advanced embedded solutions for Internet connectivity t hat can be applied to a boundless number of products such as information applian ces and non-PC devices. The most representative products are CMX-MicroNet which provides true TCP/IP ca pabilities for 8-bit and 16-bit microprocessors and eZ80Internet Engine which provides easy Internet connectivity for 8-bit devices. Pushed by the extraordinary success of these products, we have developped a kin d of embedded TCP/IP chip based on DW8051 Core.With some significant features su ch as establishing several connections at a same time, low-cost and high speed, we hope it will possess its own "embedded Internet" market. There are three most common application fields of the embedded TCP/IP chip. a) connection embedded microcontroller-based devices such as electric home appl iances to Internet b) allowing the remote control and monitoring of devices in the field via the In ternet c) allowing a remote device to send messages via email to, for example, a servic e centre. The working process of communication with embedded TCP/IP chip is described as f ollows.When it starts to work, it keeps on waiting the connection request from t he host and getting the requisite information such as destination IP address,des tination port through the host interface.Then it should connect to the ISP. A di al-up modem makes the connection and then the connection is negotiated. When bo th end systems begin to communicate, the chip keeps on transmitting datagram bet ween them and inspecting every phase of the connection to ensure the communicati on. The innovation of this design is the successful usage of separate CRC module and UART module, as can improve the speed and performance of this chip greatly. Suc h kind of efficiency improvement brought by the proposed design has been proved on Altera’s SOPC(System On a Programmable Chip). The whole system has been val idated through hardware emulation platform. The core has been mapped on APEX EP2 0K400E and works under the frequency of 25 MHZ. 展开更多
关键词 TCP/ip DW8051 core embedded system SOPC
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IP软核硬件木马图谱特征分析检测方法
10
作者 倪林 李霖 +2 位作者 张帅 童思程 钱杨 《电子与信息学报》 EI CAS CSCD 北大核心 2024年第11期4151-4160,共10页
随着集成电路技术的飞速发展,芯片在设计、生产和封装过程中,很容易被恶意植入硬件木马逻辑,当前IP软核的安全检测方法逻辑复杂、容易错漏且无法对加密IP软核进行检测。该文利用非可控IP软核与硬件木马寄存器传输级(RTL)代码灰度图谱的... 随着集成电路技术的飞速发展,芯片在设计、生产和封装过程中,很容易被恶意植入硬件木马逻辑,当前IP软核的安全检测方法逻辑复杂、容易错漏且无法对加密IP软核进行检测。该文利用非可控IP软核与硬件木马寄存器传输级(RTL)代码灰度图谱的特征差异,提出一种基于图谱特征分析的IP软核硬件木马检测方法,通过图谱转换和图谱增强得到标准图谱,利用纹理特征提取匹配算法实现硬件木马检测。实验使用设计阶段被植入7类典型木马的功能逻辑单元为实验对象,检测结果显示7类典型硬件木马的检测正确率均达到了90%以上,图像增强后特征点匹配成功数量的平均增长率达到了13.24%,有效提高了硬件木马检测的效率。 展开更多
关键词 ip软核 硬件木马 灰度图谱 纹理特征 检测算法
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基于灰度图谱分析的IP软核硬件木马检测方法
11
作者 倪林 刘子辉 +2 位作者 张帅 韩久江 鲜明 《计算机工程》 CAS CSCD 北大核心 2024年第3期44-51,共8页
随着芯片设计、制造、封装等流程的分工细化,利用第三方知识产权(IP)软核进行二次开发可以明显提升设计效率,减少重复工作。但是大量非自主可控IP软核被用于加速设计时,可能导致芯片在设计阶段被植入硬件木马,使得芯片安全性难以保证。... 随着芯片设计、制造、封装等流程的分工细化,利用第三方知识产权(IP)软核进行二次开发可以明显提升设计效率,减少重复工作。但是大量非自主可控IP软核被用于加速设计时,可能导致芯片在设计阶段被植入硬件木马,使得芯片安全性难以保证。当前IP软核安全检测方法主要依赖功能测试、代码覆盖率和翻转率分析,或在语义层面进行关键字匹配,且无法对加密IP软核进行检测。在分析硬件木马结构及其在IP软核中实现特征的基础上,利用非可控IP软核与“Golden”IP软核中寄存器传输级(RTL)代码灰度图谱的特征差异,基于Trust-Hub构建“Golden”软核集,提出基于灰度图谱特征的IP软核硬件木马检测模型和算法。以功能篡改型IP软核B19-T100为实验对象,通过调整合适的成像矩阵参数,利用分块匹配对比方式实现硬件木马检测,结果表明,该算法的检测精度达97.18%。在对B19、B15、S38417等5类共18个样本进行测试时,所提算法的平均检测精度达92%以上,表明其可实现对硬件木马的有效识别,检测精度和适用性较强。 展开更多
关键词 知识产权软核 硬件木马 灰度图谱 芯片安全 特征差异
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基于IP核复用技术的SoC设计 被引量:12
12
作者 金湘亮 陈杰 +1 位作者 郭晓旭 仇玉林 《半导体技术》 CAS CSCD 北大核心 2002年第4期16-21,共6页
摘要:概述了国内外IP产业的发展情况,论述了我国发展IP核复用技术SoC设计的可能性和必要性,IP核种类。
关键词 集成电路 ip SOC 复用技术 知识产权设计模块 IC 发展状况 中国 ip产业 电子信息产业
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一种基于IP核通信系统中滑动相关捕获算法的FPGA实现 被引量:11
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作者 贺刚 柏鹏 +2 位作者 彭卫东 王明芳 高生强 《江西师范大学学报(自然科学版)》 CAS 北大核心 2011年第2期151-154,共4页
结合SCCPM(串行级联连续相位调制)调制解调系统设计,提出了一种基于FPGA内部硬IP核实现通信中捕获的滑动相关算法的设计方案.通过软件仿真验证了该方案的正确性和可行性,提高了设计效率,大量节约了芯片的可编程逻辑资源.
关键词 ip FPGA 多路并行捕获 标准硬件描述语言
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基于千兆以太网高速数据记录器传输接口IP核设计 被引量:14
14
作者 甄国涌 王琦 +1 位作者 焦新泉 储成群 《仪表技术与传感器》 CSCD 北大核心 2019年第10期39-44,共6页
为了提高数据记录器的传输速度,提出采用千兆以太网进行数据通信。基于FPGA的以太网数据传输是目前应用较为广泛的一种传输手段,但大多数支持千兆以太网的物理芯片并未集成传输协议栈以及接口转换模块,导致其无法直接进行数据传输,针对... 为了提高数据记录器的传输速度,提出采用千兆以太网进行数据通信。基于FPGA的以太网数据传输是目前应用较为广泛的一种传输手段,但大多数支持千兆以太网的物理芯片并未集成传输协议栈以及接口转换模块,导致其无法直接进行数据传输,针对这一问题,提出利用程序进行IP核设计的解决方案,将以太网MAC层接口以及通信协议报头封装为可根据实际需求对UDP/IP协议栈进行调整的可配置IP核。首先分模块进行流程介绍,之后对其进行封装设计,最后进行结果验证,经验证此IP核速度可达到950Mbit/s,性能较佳。 展开更多
关键词 以太网 数据传输 UDP/ip协议 ip MAC层 媒体独立接口
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用于阵列天线连续跟踪的步进电机控制器IP核设计 被引量:7
15
作者 周磊 刘庆想 +5 位作者 李相强 王邦继 余义 张健穹 张艳荣 李寒冰 《强激光与粒子束》 EI CAS CSCD 北大核心 2011年第11期3099-3102,共4页
采用VHDL语言设计了一种基于现场可编程门阵列(FPGA)的步进电机控制器IP核,并在QuartusⅡ软件中进行了编译和仿真。该控制器采用了控制参数在线计算模块,使得阵列中每台步进电机都可以根据对应单元的相移量推算出各自的升降频曲线及脉... 采用VHDL语言设计了一种基于现场可编程门阵列(FPGA)的步进电机控制器IP核,并在QuartusⅡ软件中进行了编译和仿真。该控制器采用了控制参数在线计算模块,使得阵列中每台步进电机都可以根据对应单元的相移量推算出各自的升降频曲线及脉冲发送时刻,从而保证阵列中各个电机的转动角度保持一定的关系,同时能有效地降低步进电机失步的风险。该控制器采用编码器反馈信息处理模块,对步进电机失步进行判断和校正。编译结果显示:通过合理设定数据位宽、重复利用乘法器、合理利用相邻脉冲发送间隔,控制器可以有效降低进行实时参数计算时的硬件资源使用量。测试结果表明,该控制器可以实现阵列天线波束连续跟踪。 展开更多
关键词 步进电机 控制器ip 连续跟踪 阵列天线
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采用SOPC IP核技术实现液晶屏显示 被引量:11
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作者 刘敏 戴曙光 穆平安 《液晶与显示》 CAS CSCD 北大核心 2011年第5期665-672,共8页
设计了ST7920系列12864液晶显示模组符合Avalon MM接口规范的IP核,建立了基于NiosⅡ的SOPC系统,实现了液晶屏的图形与字符显示。按照开发流程详细介绍了系统设计步骤与关键技术,其中LCD12864IP核的硬件设计部分采用Verilog HDL编写并遵... 设计了ST7920系列12864液晶显示模组符合Avalon MM接口规范的IP核,建立了基于NiosⅡ的SOPC系统,实现了液晶屏的图形与字符显示。按照开发流程详细介绍了系统设计步骤与关键技术,其中LCD12864IP核的硬件设计部分采用Verilog HDL编写并遵循Altera所建议的Avalon信号类型最新命名规则,LCD12864IP核的软件设计部分给出了详细的C语言驱动代码与程序说明,并给出了图形显示的应用程序范例。对所设计的SOPC系统进行了实验验证,得到了理想的效果。 展开更多
关键词 NiosⅡ LCD12864 ST7920 SOPC ip
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基于IP核的多接口LCD控制器的设计及实现 被引量:8
17
作者 陈东成 胡敬营 +1 位作者 吕卫国 曾范昌 《液晶与显示》 CAS CSCD 北大核心 2017年第2期117-123,共7页
为解决多输入格式视频在同一LCD上显示的问题,设计了一种基于IP核的支持多种视频输入接口的LCD控制器。采用IP核产品搭建系统的框架,系统核心控制CPU采用了Xilinx的MicroBlaze软核,以控制各IP核的初始化以及工作方式,系统对外通信通过... 为解决多输入格式视频在同一LCD上显示的问题,设计了一种基于IP核的支持多种视频输入接口的LCD控制器。采用IP核产品搭建系统的框架,系统核心控制CPU采用了Xilinx的MicroBlaze软核,以控制各IP核的初始化以及工作方式,系统对外通信通过串口实现;通过Xilinx的集成逻辑分析仪IP核ILA在线采集输入、中间以及输出数据,验证系统的可行性及数据处理的正确性。最终的实验结果表明,本文设计的基于IP核的多接口LCD控制器能够驱动LCD原屏,并且能够支持多种接口的视频输入,显示画面稳定,满足作为PC输出设备及其他接口视频监视设备的要求。 展开更多
关键词 FPGA 视频接口 LCD控制器 ip ILA
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基于ASIC技术的1553B IP核的设计 被引量:10
18
作者 周莉 安军社 +2 位作者 谢彦 李宪强 曹松 《空间科学学报》 CAS CSCD 北大核心 2014年第1期127-136,共10页
针对卫星轻小型化的应用需求和现有1553B总线接口设计存在缺陷的问题,提出一种面向航天器综合电子的1553B总线协议ASIC芯片设计方案,并介绍了自主研发的1553B协议IP核设计.1553B IP核采用自顶向下的设计方法,使用Verilog硬件设计语言进... 针对卫星轻小型化的应用需求和现有1553B总线接口设计存在缺陷的问题,提出一种面向航天器综合电子的1553B总线协议ASIC芯片设计方案,并介绍了自主研发的1553B协议IP核设计.1553B IP核采用自顶向下的设计方法,使用Verilog硬件设计语言进行编程,实现了1553B总线中的总线控制器BC和远程终端RT功能.分别从1553B IP核总体框架、BC/RT共享模块、BC功能模块和RT功能模块详细介绍了IP核的设计.1553B IP核设计完成模块仿真验证、ASIC芯片系统仿真验证和FPGA验证,通过DDC的1553B板卡对设计进行验证,误码率小于10^(-9).实验结果表明,本IP核设计具有可靠性高、可移植性强、资源占用少、实时性好的特点. 展开更多
关键词 MIL-STD-1553B总线 ip ASIC芯片 综合电子 卫星数据管理系统
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可复用SVPWM IP核的设计与实现 被引量:5
19
作者 颜景斌 周永勤 +1 位作者 于长胜 杨贵杰 《电机与控制学报》 EI CSCD 北大核心 2006年第6期605-608,617,共5页
为了提高全数字交流伺服系统中各个功能模块的可复用性,缩短开发周期,分析了可复用IP核的设计方法与准则,依据电压空间矢量脉宽调制原理,采用自顶向下的设计方法,给出了系数整定、扇区判断、时间计算与分配、数据锁存以及PWM生成等模块... 为了提高全数字交流伺服系统中各个功能模块的可复用性,缩短开发周期,分析了可复用IP核的设计方法与准则,依据电压空间矢量脉宽调制原理,采用自顶向下的设计方法,给出了系数整定、扇区判断、时间计算与分配、数据锁存以及PWM生成等模块的设计方法,实现了一种采用FPGA和可复用知识产权核(IP Core)相结合的全数字化速度伺服系统。仿真结果表明,该系统能够在8μs内完成矢量控制算法,其电流环、速度环的采样频率可达到20kHz以上,具有响应快速,调速范围宽等优点,此IP核功能正确,可以作为一个独立的模块嵌入到全数字交流伺服系统中。 展开更多
关键词 空间矢量脉宽调制 可复用ip FPGA
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JPEG图像压缩算法的IP核设计 被引量:6
20
作者 王镇道 陈迪平 文康益 《计算机应用》 CSCD 北大核心 2005年第5期1076-1077,1080,共3页
以基于矩阵分解的二维DCT算法为基础,设计了JPEG图像压缩算法的IP核,并用Verilog HDL语言对各模块和整个IP核进行了RTL级描述和仿真,实验结果验证了设计的正确性。
关键词 JPEG 2D—DCT ip 图像压缩
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