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基于有限状态机的高速串口通信收发器的FPGA设计 被引量：9
1
作者 陈孟春 冯建文 《计算机应用与软件》 2017年第12期178-183,共6页
针对在多任务操作系统环境下串口通信实时性和高速性受到影响的问题,提出一种基于有限状态机的高速串口通信收发器的FPGA实现方法。串口通信收发器由波特率发生器、发送模块、接收模块和控制与状态四个模块构成,波特率发生器使用锁相环... 针对在多任务操作系统环境下串口通信实时性和高速性受到影响的问题,提出一种基于有限状态机的高速串口通信收发器的FPGA实现方法。串口通信收发器由波特率发生器、发送模块、接收模块和控制与状态四个模块构成,波特率发生器使用锁相环对输入时钟进行倍频和分频;接收模块和发送模块分别使用一个四状态和两状态的有限状态机实现。仿真和实测结果表明,设计的FPGA串口收发器模块电路工作稳定,速度可以达到3 Mbit/s。由于FPGA的高度并行性和有限状态机的稳定性,使用有限状态机实现的FPGA高速串口通信收发器在工业应用中能保证高速串行通信的实时性和可靠性。 展开更多
关键词 有限状态机 高速串行通信 收发器 FPGA
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一种基于Rocket I/O的视频数据采集和高速串行传输系统的设计与实现 被引量：1
2
作者 龚坚 杜昌贤 +1 位作者 徐智勇 经继松 《现代电子技术》 2005年第23期70-72,75,共4页
介绍了一种以VIRTEXⅡPRO系列FPGA中RocketI/O为核心的视频数据采集和高速串行传输系统的实现方案。分析了串行器和解串器的结构,给出了RocketI/O进行高速串口通信的同步方法,采用Verilog语言描述了一种保护帧同步的状态机。在此基础上... 介绍了一种以VIRTEXⅡPRO系列FPGA中RocketI/O为核心的视频数据采集和高速串行传输系统的实现方案。分析了串行器和解串器的结构,给出了RocketI/O进行高速串口通信的同步方法,采用Verilog语言描述了一种保护帧同步的状态机。在此基础上,自定义了一种简单的数据帧结构,完成了数据率为1.25Gb/s的1500m点对点链路的高速传输。分析了高速差分信号的阻抗匹配方案和抗干扰措施。最后给出了收发方向上的后仿真波形,整个设计在Xilinx公司的XC2VP4fg456上实现,占用资源量为7360等效门。 展开更多
关键词 FPGA RoCKET i/o SERDES 高速串行传输
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基于FPGA的高速串行传输接口的设计与实现 被引量：22
3
作者 杜旭 于洋 黄建 《计算机工程与应用》 CSCD 北大核心 2007年第12期94-96,共3页
串行传输技术具有更高的传输速率和更低的设计成本,已成为业界首选,被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案,改进了Aurora协议数据帧格式定义的弊端,并采用高速串行收发器Rocket I/O,实现数据率为2.5 Gbp... 串行传输技术具有更高的传输速率和更低的设计成本,已成为业界首选,被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案,改进了Aurora协议数据帧格式定义的弊端,并采用高速串行收发器Rocket I/O,实现数据率为2.5 Gbps的高速串行传输。 展开更多
关键词 高速串行传输 RoCKET i/o Aurora协议
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高速串行传输技术在雷达接收机中的应用 被引量：3
4
作者 王益民 《现代雷达》 CSCD 北大核心 2009年第4期84-86,共3页
介绍了高速串行传输技术的基本原理,构建了数字接收机应用系统。应用FPGA的Rocket I/O内核,实现了将工作参数和A/D数据的封装处理;完成与DSP、记录设备的点对点高速串行通信,大大提高了数据传输速率,其结果有助于雷达系统转向分布式处理。
关键词 高速串行传输技术 RoCKET i/o接口 数字接收机
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基于DSP的串行外设通信的实现方法 被引量：4
5
作者 李忠民 王子旭 《现代电子技术》 2004年第11期45-46,49,共3页
介绍了基于数字信号处理芯片 TMS3 2 0 F2 41的串行外设接口 ( SPI)与外设实现串行通信的方法 ,并以 X5 0 43为例 ,给出了用
关键词 数字信号处理器(DSP) 高速同步串行i/o口(SPI) 串行通信 可编程看门狗定时器(X5043)
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CBM-TOF超级模块高密度数据前端读出设计 被引量：2
6
作者 郑佳俊 曹平 +1 位作者 李超 安琪 《核电子学与探测技术》 北大核心 2017年第4期450-456,共7页
为满足超级模块探测器质量评估的数据读出需求,设计了一种基于"三明治"结构的前端高密度数据读出方法。利用FPGA技术实现320通道时间数字化数据读出和自定义协议处理,并通过片内高速串行收发器与光纤进行长距离数据传输。在... 为满足超级模块探测器质量评估的数据读出需求,设计了一种基于"三明治"结构的前端高密度数据读出方法。利用FPGA技术实现320通道时间数字化数据读出和自定义协议处理,并通过片内高速串行收发器与光纤进行长距离数据传输。在外部回环模式下的测试结果表明,6 Gb/s高速链路误码率小于10-13的置信度超过95%,接收TDC数据和自定义协议处理功能正常,系统连续稳定运行超过48 h,可满足探测器评估需求。 展开更多
关键词 CBM-ToF超级模块 FPGA 数据读出 高速串行收发器
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高速大容量TLK2711接口卫星数传基带模拟源的研制 被引量：4
7
作者 何品权 耿晨曦 +2 位作者 张力丹 郑婉迅 夏巧桥 《科学技术与工程》 北大核心 2021年第36期15555-15562,共8页
针对当前卫星数传基带模拟源设备数据传输带宽低、存储容量小的问题,研制了一种基于串行高级技术附件3.0(SATA3.0)控制器,16路TLK2711接口的卫星数传基带模拟源。数传基带模拟源采用现场可编程门阵列(field programmable gate array,FP... 针对当前卫星数传基带模拟源设备数据传输带宽低、存储容量小的问题,研制了一种基于串行高级技术附件3.0(SATA3.0)控制器,16路TLK2711接口的卫星数传基带模拟源。数传基带模拟源采用现场可编程门阵列(field programmable gate array,FPGA)作为主控制器,在其内部构建8个SATA3.0控制器逻辑完成高速数据的读出,采用FPGA自带的高速收发器实现TLK2711接口时序,极大地降低了IO资源的使用。实验结果表明:该模拟源可实现16路TLK2711接口输出,数据存储容量可达16 TB,总传输带宽最高可达32 Gbps。同时,基于高速收发器的TLK2711接口线速率可以实现1.6~2.5 Gbps动态调整。该模拟源已成功应用于多个型号数传分系统测试中,稳定可靠,为数传分系统的研制测试提供了保障。 展开更多
关键词 模拟源 现场可编程门阵列(FPGA) 串行高级技术附件3.0(SATA3.0) TLK2711 大容量存储 高速收发器
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基于FPGA的光互连网络技术研究与性能分析 被引量：1
8
作者 马骧 宋少鸿 +3 位作者 杨建义 钱伟 杨铁权 周海权 《光通信技术》 CSCD 北大核心 2013年第7期20-23,共4页
研究了基于Xilinx Virtex-5 FPGA的光互连网络技术,通过FPGA板内的高速串行收发器连接SFP光收发模块,实现高速串行数据收发,每通道的传输速率达到3.125Gb/s,提出并实现了基于FPGA的四节点单向环形光互连网络。在ISE设计环境下,设计了基... 研究了基于Xilinx Virtex-5 FPGA的光互连网络技术,通过FPGA板内的高速串行收发器连接SFP光收发模块,实现高速串行数据收发,每通道的传输速率达到3.125Gb/s,提出并实现了基于FPGA的四节点单向环形光互连网络。在ISE设计环境下,设计了基于两块FPGA板的FFT运算应用和基于四块FPGA板的具有随机消息分布特性的网络应用,完成了光互连网络的性能测试分析。 展开更多
关键词 光互连网络 RoCKET i/o高速串行收发器 FFT 环形网络 随机消息分布
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高延时分辨低抖动同步时序信号产生技术 被引量：1
9
作者 王深圳 王超 +4 位作者 苏东 党钊 张雄军 陈文棋 陈骥 《强激光与粒子束》 CAS CSCD 北大核心 2023年第8期50-57,共8页
针对大型激光装置中广空间分布的甚多路高精度(一是长时间时间抖动小于5 ps,二是时间延迟微步进分辨率小于15 ps)同步触发信号的需求,设计了一种“数据流编解码光传输+高速串行收发器粗延时+宽带微带线微步进延时”的同步时序产生方案... 针对大型激光装置中广空间分布的甚多路高精度(一是长时间时间抖动小于5 ps,二是时间延迟微步进分辨率小于15 ps)同步触发信号的需求,设计了一种“数据流编解码光传输+高速串行收发器粗延时+宽带微带线微步进延时”的同步时序产生方案。通过数据流编解码光传输架构实现了广空间范围内时序的对齐;高速串行收发器粗延时和微带线微步进延时技术解决了同步触发信号低时间抖动和高延迟分辨的问题。通过对系统的时序逻辑和电路板的关键线路进行仿真,完成了整个系统的设计与研制,并开展了实验测试。测试结果表明:该系统可以实现广空间范围内的同步时序信号产生,同步触发信号的时间抖动精度优于3.76 ps(均方根值,8 h),39.6 ps(峰峰值,8 h),时间延迟分辨率优于15 ps;若应用于小空间范围,同步触发信号的时间精度可优于1.27 ps(均方根值,8 h),12.4 ps(峰峰值,8 h)。 展开更多
关键词 同步触发信号 低时间抖动 高延时分辨 高速串行收发器 微带线延迟线
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一种应用于软件定义互连系统的多协议SerDes电路 被引量：8
10
作者 李沛杰 沈剑良 +3 位作者 苑红晓 王永胜 夏云飞 张传波 《电子学报》 EI CAS CSCD 北大核心 2021年第4期817-823,共7页
为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过... 为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求. 展开更多
关键词 软件定义互连 SERDES 时钟数据恢复 锁相环 高速串行收发器 数模混合电路
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