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题名PRESENT密码硬件语言实现及其优化研究
被引量：7
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作者
李浪
李仁发
邹祎
贺位位
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机构
衡阳师范学院计算机系
湖南大学信息科学与工程学院
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出处
《小型微型计算机系统》
CSCD
北大核心
2013年第10期2272-2274,共3页
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基金
国家自然科学基金项目(61173036)资助
湖南省教育厅青年项目(11B018)资助
+2 种基金
湖南省博士后基金项目(897203005)资助
衡阳师范学院产学研基金项目(12CXYZ01)资助
湖南省十二五重点建设学科项目资助
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文摘
PRESENT密码算法是2007年提出来的一种轻量级分组密码算法,适合于物联网环境下的安全加密.研究了PRESENT密码算法结构,在原算法结构基础上优化了密钥扩展的实现方法,把密钥扩展不在原算法图的右边实现,而是放入轮运算中.在硬件实现上,31轮重复运算只实现一次,采用31次调用完成,从而可以大幅节约PRESENT密码实现面积.最后,对PRESENT密码的各核心模块进行了Verilog HDL实现,并分模块进行了测试数据验证.经FPGA综合下载后,实验结果表明优化的PRESENT密码硬件语言实现正确,面积相对原始算法更少.
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关键词
PRESENT
密钥扩展
优化
VERILOG
hdl实现
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Keywords
PRESENT
key updates
optimization
verilog hdl implementation
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分类号
TP309
[自动化与计算机技术—计算机系统结构]
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题名基于FPGA的FESH分组密码算法高速实现
被引量：5
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作者
王建新
周世强
肖超恩
张磊
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机构
北京电子科技学院电子与通信工程系
北京工商大学农产品质量安全追溯技术及应用国家工程实验室
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出处
《信息网络安全》
CSCD
北大核心
2021年第1期57-64,共8页
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基金
国家重点研发计划[2017YFB0801803]
农产品质量安全追溯技术及应用国家工程实验室开放课题[AQT-2018-YB5]。
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文摘
FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法。文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率。实验结果表明,在软件Quartus Ⅱ 15.0上使用5CEFA7F31C6芯片进行综合设计,采用流水线设计方法进行优化后,算法最高运行速率达到296.74 MHz,相较于有限状态机实现提高了98.28%;吞吐率达到37.98 Gbps,相较于有限状态机实现提升了约33倍。
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关键词
FESH
分组密码
Verilog
hdl高速实现
流水线设计
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Keywords
FESH
block cipher
high-speed implementation of Verilog hdl
pipeline design
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分类号
TP309
[自动化与计算机技术—计算机系统结构]
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