IGBT器件级物理模型的FPGA设计与实现及在环验证

1

作者 张驾祥 谭会生 《半导体技术》 CAS 北大核心 2024年第4期330-340,共11页

基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与... 基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与其求解算法,提出并训练了一个前馈神经网络用以拟合模型中的一组非线性函数;接着,在FPGA上设计并验证了Hefner优化模型IP核,并使用基于PYNQ框架的FPGA在环验证方法对其进行了板级验证;最后,用IKW50N60H3和FGA25N120两种型号的IGBT器件对IP核进行了实例验证。结果表明,Hefner优化模型能准确地反映IGBT的开关瞬态特性;在Zynq 7020芯片的处理器系统(PS)端运行PYNQ框架,可编程逻辑(PL)端时钟频率为100 MHz时,实现60 000个时间步长的时间为212 s,是软件运行同样次数所用时间(341 s)的62%,FPGA加速明显。 展开更多

关键词 绝缘栅双极型晶体管(IGBT) Hefner物理模型 神经网络拟合 现场可编程门阵列(fpga) 在环验证

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基于FPGA组的ASIC验证原型系统和逻辑分割算法的研究与实现 被引量：4

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作者 夏飞 刘光明 《计算机工程与科学》 CSCD 2006年第9期83-87,共5页

随着ASIC设计规模的增长和问题复杂度的增加,传统的逻辑验证方法已难以满足应用的要求。基于FPGA组的验证方法能有效缩短系统的开发周期,可提供更快、更彻底的验证,更能满足逻辑验证的需要。本文对验证系统的可配置互连结构和ASIC逻辑... 随着ASIC设计规模的增长和问题复杂度的增加,传统的逻辑验证方法已难以满足应用的要求。基于FPGA组的验证方法能有效缩短系统的开发周期,可提供更快、更彻底的验证,更能满足逻辑验证的需要。本文对验证系统的可配置互连结构和ASIC逻辑分割算法进行了研究,提出了相应的实现方法。 展开更多

关键词 fpga组 ASIC验证 可配置原型 分割算法

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一种改进的微控制器FPGA原型芯片设计与验证 被引量：1

3

作者 杜高明 王锐 +1 位作者 胡永华 张溯 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z3期2346-2349,共4页

HGD08R01是一款与PIC16C57兼容的八位微控制器。本文通过增加在线编程特点,对原有芯片加以改进。为了验证改进后芯片的功能,使用FPGA原型验证方法。首先用完备指令测试方式验证,然后用一个具体的应用——万年历系统来验证原型芯片的功... HGD08R01是一款与PIC16C57兼容的八位微控制器。本文通过增加在线编程特点,对原有芯片加以改进。为了验证改进后芯片的功能,使用FPGA原型验证方法。首先用完备指令测试方式验证,然后用一个具体的应用——万年历系统来验证原型芯片的功能。实验结果表明,完备指令测试方式的代码全局覆盖率达100％,分支覆盖率达99．51％,在线编程功能达到预期效果;应用系统测试中,万年历能正确稳定工作。 展开更多

关键词 微控制器 在线编程接口 fpga原型验证

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64位CPU的FPGA原型验证 被引量：3

4

作者 孙玉焕 《现代电子技术》 2007年第21期158-160,共3页

验证是IC设计中非常重要的一个环节。为了在功能验证时达到更快的验证速度,引入了FPGA原型验证。首先介绍了FPGA的原型验证基础,然后重点说明了64位CPU的FPGA原型验证的具体实现。其中主要包括基于验证平台的代码转换、综合、实现、配... 验证是IC设计中非常重要的一个环节。为了在功能验证时达到更快的验证速度,引入了FPGA原型验证。首先介绍了FPGA的原型验证基础,然后重点说明了64位CPU的FPGA原型验证的具体实现。其中主要包括基于验证平台的代码转换、综合、实现、配置及调试等。在充分的测试后,增加了CPU功能的完整性和正确性。本文对于验证设计有重要的指导意义。 展开更多

关键词 原型验证 仿效 VirtexTM-4 fpga验证

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4×4片上网络芯片的设计及FPGA验证

5

作者 牛伟 朱士群 +3 位作者 刘文斌 张旺 吴武臣 侯立刚 《现代电子技术》 2013年第8期145-148,共4页

片上网络(NoC)被称为是能够从根本上解决复杂片上系统通信瓶颈问题的通信架构。随着VLSI工艺从亚微米、深亚微米到纳米的不断发展,使得NoC芯片设计成为可能。使用VHDL硬件描述语言完成了一款4×4 NoC芯片的设计。芯片功能的FPGA的... 片上网络(NoC)被称为是能够从根本上解决复杂片上系统通信瓶颈问题的通信架构。随着VLSI工艺从亚微米、深亚微米到纳米的不断发展,使得NoC芯片设计成为可能。使用VHDL硬件描述语言完成了一款4×4 NoC芯片的设计。芯片功能的FPGA的验证结果表明,该芯片在100 MHz系统时钟情况下工作正常,证明了设计的正确性。同时,基于180 nm HJTC工艺库完成了该款NoC芯片的物理设计。 展开更多

关键词 片上网络 fpga验证 物理设计 通信架构

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多FPGA验证平台引脚限制的解决方案 被引量：5

6

作者 胡文彬 吴剑旗 洪一 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2010年第10期1519-1522,共4页

随着用户设计规模的增大,FPGA验证成为IC设计者普遍采用的方式。多FPGA系统受限于有限的片间互连线数量,设计划分变得困难。文章分析了多FPGA验证的设计流程,具体描述了IC设计划分的步骤,用Verilog语言实现了IO复用模块,提升了多FPGA验... 随着用户设计规模的增大,FPGA验证成为IC设计者普遍采用的方式。多FPGA系统受限于有限的片间互连线数量,设计划分变得困难。文章分析了多FPGA验证的设计流程,具体描述了IC设计划分的步骤,用Verilog语言实现了IO复用模块,提升了多FPGA验证平台的性能。该方案的设计与实现可作为多FPGA系统模块划分时IO解决方案的参考。 展开更多

关键词 引脚限制 多fpga系统 LVDS技术 原型验证

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FPGA硬核处理器系统加速数字电路功能验证的方法 被引量：5

7

作者 刘小强 袁国顺 乔树山 《电子与信息学报》 EI CSCD 北大核心 2019年第5期1251-1256,共6页

为了缩短专用集成电路和片上系统的功能验证周期,该文提出FPGA硬核处理器系统加速数字电路功能验证的方法。所提方法综合软件仿真功能验证和现场可编程门阵列原型验证的优点,利用集成在片上系统现场可编程门阵列器件中的硬核处理器系统... 为了缩短专用集成电路和片上系统的功能验证周期,该文提出FPGA硬核处理器系统加速数字电路功能验证的方法。所提方法综合软件仿真功能验证和现场可编程门阵列原型验证的优点,利用集成在片上系统现场可编程门阵列器件中的硬核处理器系统作为验证激励发生单元和功能验证覆盖率分析单元,解决了验证速度和灵活性不能统一的问题。与软件仿真验证相比,所提方法可以有效缩短数字电路的功能验证时间;在功能验证效率和验证知识产权可重用方面表现优于现有的FPGA原型验证技术。 展开更多

关键词 专用集成电路 功能验证 片上系统 fpga原型验证 SoCfpga

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面向异构多核处理器的FPGA验证 被引量：4

8

作者 李小波 唐志敏 李文 《计算机研究与发展》 EI CSCD 北大核心 2021年第12期2684-2695,共12页

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)... 随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer,VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台. 展开更多

关键词 异构多核 fpga原型验证 差速桥 自适应延迟调节 虚拟逻辑分析仪 核间替换模拟

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一款多核处理器FPGA验证平台的设计与实现 被引量：11

9

作者 朱英 陈诚 +1 位作者 许晓红 李彦哲 《计算机研究与发展》 EI CSCD 北大核心 2014年第6期1295-1303,共9页

高性能处理器设计日趋复杂,为了缩短验证周期,降低研制风险通常需要在流片之前进行基于现场可编程门阵列(field programmable gate-array,FPGA)原型验证平台的软硬件协同验证.随着处理器多核化的发展,FPGA原型验证平台的实现变得越来越... 高性能处理器设计日趋复杂,为了缩短验证周期,降低研制风险通常需要在流片之前进行基于现场可编程门阵列(field programmable gate-array,FPGA)原型验证平台的软硬件协同验证.随着处理器多核化的发展,FPGA原型验证平台的实现变得越来越具有挑战性.介绍了一款高性能多核微处理器FPGA验证平台的设计与实现方法,详细阐述了该FPGA验证平台采用的母板/子板总体架构、分片策略、时分复用实现技术及I/O接口实现方法.该平台具有良好的可扩展性,能够方便灵活地实现目标芯片在各种规模和配置下的FPGA验证,用于在流片前对目标芯片进行功能正确性验证和性能评估.经过该FPGA平台验证的目标芯片,首次流片返回的芯片能成功运行操作系统和各种应用程序,实现了一次流片成功的目标.最后对该FPGA验证平台的应用前景进行了分析总结. 展开更多

关键词 fpga原型验证 fpga分片 时分复用传输 延迟调节 性能评测

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分离真伪时钟的处理器FPGA原型性能校准方法

10

作者 郑雅文 吴瑞阳 +3 位作者 陈天奇 汪文祥 章隆兵 王剑 《高技术通讯》 CAS 2022年第5期462-470,共9页

针对现场可编程门阵列(FPGA)原型系统中内存刷新频率过高导致内存延迟变大的问题,提出了一种校准处理器FPGA原型系统性能的方法,搭建了一个精确的FPGA原型性能验证平台,可用于硅前快速准确地评估处理器系统性能。问题的根本原因是FPGA... 针对现场可编程门阵列(FPGA)原型系统中内存刷新频率过高导致内存延迟变大的问题,提出了一种校准处理器FPGA原型系统性能的方法,搭建了一个精确的FPGA原型性能验证平台,可用于硅前快速准确地评估处理器系统性能。问题的根本原因是FPGA原型系统同时存在真实墙上时钟和由运行频率降低导致的伪墙上时钟,且在内存系统中刷新和访问请求分别按照两个时钟进行,然而真实机器上这两种请求都是按照真墙上时钟进行,因此FPGA内存系统有性能误差。本文通过将两个墙上时钟分离来实现校准,该校准方法准确度高、通用性强,校准后的FPGA原型系统运行SPEC CPU 2006基准测试程序性能分值平均误差由7.49%降至0.36%,最高误差降至2%以下,可快速有效地指导硅前性能优化。 展开更多

关键词 硅前验证 现场可编程门阵列(fpga)原型 内存系统 性能评估 校准方法

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通用处理器设计中硬件仿真验证 被引量：2

11

作者 张珩 《计算机工程与应用》 CSCD 北大核心 2007年第8期1-3,233,共4页

基于动态的RTL仿真依然是验证超大规模集成电路的主要方法。在使用动态仿真方法对通用微处理器这样大规模的设计进行功能验证时仿真速度成为了瓶颈,通常的解决方案是使用FPGA进行硬件的物理原型仿真,使用FPGA可以在较短的时间内测试大... 基于动态的RTL仿真依然是验证超大规模集成电路的主要方法。在使用动态仿真方法对通用微处理器这样大规模的设计进行功能验证时仿真速度成为了瓶颈,通常的解决方案是使用FPGA进行硬件的物理原型仿真,使用FPGA可以在较短的时间内测试大量的测试向量,但是使用FPGA物理原型验证的可调试很差。针对这一主要问题,提出了三级的层次化仿真验证环境,使用硬件仿真器的仿真加速作为中间层的解决方案,即可以提高仿真速度,也提供了良好的调试环境。同时针对大规模设计多片FPGA逻辑划分提出了改进的K-L算法,优化了FPGA的利用率和片间互连。 展开更多

关键词 功能验证 模拟仿真 fpga物理原型验证 仿真加速

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全角度无接触式智能角度传感器设计与验证 被引量：9

12

作者 杨星 张家祺 +1 位作者 王晶 汪洋 《计算机工程与设计》 北大核心 2016年第1期71-75,194,共6页

针对角度传感器小型化、智能化以及非接触测量的需求,设计一款基于霍尔元件的全角度无接触式智能角度传感器。对传感器工作原理进行分析,为降低芯片面积与功耗,提升工作效率,采用自主研发微处理器C16进行智能化管理,提出角度变换方法。... 针对角度传感器小型化、智能化以及非接触测量的需求,设计一款基于霍尔元件的全角度无接触式智能角度传感器。对传感器工作原理进行分析,为降低芯片面积与功耗,提升工作效率,采用自主研发微处理器C16进行智能化管理,提出角度变换方法。采用FPGA原型验证方法,对设计方案进行验证,验证结果表明,该智能角度传感器能对0度到360度范围内的角度进行非接触测量,结构简单,面积小,精确度高,绝度误差小于0.3°,角度转换速度快,高达5714次/秒。 展开更多

关键词 角度传感器 霍尔元件 无接触式 fpga原型验证 磁场

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大模型使能的语义通信研究现状与发展趋势

13

作者 刘方彧 丁家润 +3 位作者 冯禹硕 姜培文 李潇 金石 《信号处理》 北大核心 2025年第6期993-1014,共22页

随着通信技术和新兴场景的快速发展,未来无线通信网络将面临更加复杂的需求,如全覆盖、高速率、高可靠以及智能化的泛在连接。同时,数据流量和带宽需求的激增也对新场景的通信网络提出了更高的挑战。语义通信作为一项前沿技术,通过神经... 随着通信技术和新兴场景的快速发展,未来无线通信网络将面临更加复杂的需求,如全覆盖、高速率、高可靠以及智能化的泛在连接。同时,数据流量和带宽需求的激增也对新场景的通信网络提出了更高的挑战。语义通信作为一项前沿技术,通过神经网络提取和传输数据的语义信息,显著降低带宽需求并提升传输质量。近期兴起的大模型凭借强大的特征提取和理解能力,在表达能力和预测性能上具有显著优势,能够有效处理多模态信息和复杂数据,相比于传统网络,展现出更广泛的应用潜力。在此背景下,本文综述了大模型赋能的语义通信的研究现状与发展趋势,重点探讨了其在语义编解码、物理层、网络层的设计及实际部署中的应用。首先,介绍了语义通信的基本概念,分析其基本结构及其与传统通信方案的区别,并简述了基于大模型的语义通信相关技术。接着,从语义编解码、物理层设计和网络层三个角度,分析了大模型与传统神经网络在语义通信中的性能表现,展示大模型在提升通信准确性、效率和鲁棒性方面的潜力。最后,本文总结了通信大模型的未来发展方向及面临的挑战,包括模型的训练、定制化、原型验证等问题,并展望了解决训练数据获取与同步、计算资源与硬件功耗等问题的新思路,以推动大模型在语义通信中的进一步应用与发展。 展开更多

关键词 语义通信 大模型 物理层 网络层 原型验证

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Proto-Perf:快速精确的通用处理器原型系统性能评估方法 被引量：2

14

作者 郭辉 黄立波 +2 位作者 郑重 隋兵才 王永文 《计算机工程与科学》 CSCD 北大核心 2021年第4期579-585,共7页

性能验证及评估是通用处理器设计实现过程中最重要且必须实施的关键步骤之一。高效的通用处理器原型系统性能评估方法不仅可以帮助处理器设计人员在处理器设计阶段尽早地定位性能设计缺陷,而且还可以在设计流片前验证处理器能否达到性... 性能验证及评估是通用处理器设计实现过程中最重要且必须实施的关键步骤之一。高效的通用处理器原型系统性能评估方法不仅可以帮助处理器设计人员在处理器设计阶段尽早地定位性能设计缺陷,而且还可以在设计流片前验证处理器能否达到性能设计预期。然而,对处理器原型系统进行完整的性能测试需要运行较长的时间,这样巨大的时间开销导致设计人员无法及时进行性能设计分析,进而导致处理器原型系统的性能评估成为整个项目的瓶颈。提出了一种快速精确的通用处理器原型系统性能评估方法Proto-Perf。Proto-Perf性能评估方法使用动态程序分析方法和基本块聚合技术抽取测试程序的特征程序片段进行测试,显著地缩短了性能测试时间。实验结果表明,相比于完整运行SPEC CPU2006 REF数据规模测试程序获得的性能数据,使用Proto-Perf测试得到的性能数据的绝对误差平均达到1.53%,其中最高达到7.86%。并且,对于实验中的每个程序,使用Proto-Perf方法进行测试的时间都明显缩短。 展开更多

关键词 性能评估 验证 fpga原型系统 通用处理器

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龙腾Stream流处理器验证 被引量：1

15

作者 白龙飞 樊晓桠 +1 位作者 张萌 孙立超 《计算机工程与应用》 CSCD 2013年第15期65-69,共5页

芯片设计复杂度的提高迫切地需要先进的方法学以应对巨大的验证工作量。通过开发基于System Verilog的覆盖率驱动的自动化验证平台,对龙腾Stream流处理器的指令集进行了功能验证。实验结果表明,该验证平台提高了验证效率和功能覆盖率,... 芯片设计复杂度的提高迫切地需要先进的方法学以应对巨大的验证工作量。通过开发基于System Verilog的覆盖率驱动的自动化验证平台,对龙腾Stream流处理器的指令集进行了功能验证。实验结果表明,该验证平台提高了验证效率和功能覆盖率,具有良好的重用性和可移植性。搭建FPGA原型验证系统对流处理器的功能和系统性能进行了评测,并提出了优化流处理器加速性能的方法。 展开更多

关键词 流处理器 指令集验证 System VERILOG 现场可编程门阵列(fpga)原型验证

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图像处理算法IP核的异构验证框架 被引量：4

16

作者 赵陆 文建平 +2 位作者 莫为 陈仕睿 李项河 《液晶与显示》 CAS CSCD 北大核心 2021年第7期1042-1050,共9页

图像处理算法IP核的验证是SoC和FPGA在机器视觉领域应用的关键。为了提高验证时效性,本文基于ARM+FPGA异构平台,联合上位机软件,针对图像处理算法IP核设计了一种兼具泛用型、实时性和敏捷性的验证框架。验证框架通过ARM处理器与上位机... 图像处理算法IP核的验证是SoC和FPGA在机器视觉领域应用的关键。为了提高验证时效性,本文基于ARM+FPGA异构平台,联合上位机软件,针对图像处理算法IP核设计了一种兼具泛用型、实时性和敏捷性的验证框架。验证框架通过ARM处理器与上位机建立千兆以太网通信,实现测试激励和测试响应的实时传输,使用FPGA以兼容多类型不同分辨率的图像为目的构建数据总线,配置总线和处理模块,并结合部分重配置实现待验证算法IP核的快速迭代。实验结果表明验证框架对于以8,16,24 bit位深度图像为处理对象和结果的算法IP核具有可重用性,待验证IP核的部署速度相对全局重配置提高了25倍。与现有的FPGA验证技术相比,具有更好的可重用性,更短的验证周期,并且测试激励更具有针对性,待验证IP核的部署更加敏捷快速。 展开更多

关键词 fpga原型验证 异构架构 图像处理算法IP核 部分重配置

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高可靠LIN控制器IP的设计与实现

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作者 李小波 王祥莉 +2 位作者 赵鹏翔 韩明 林剑东 《现代电子技术》 北大核心 2024年第22期30-36,共7页

LIN虽然为传统总线,但仍大量应用在汽车、智能家居和工业控制等领域。基于此,设计一种高可靠LIN控制器IP。基于AMBA APB3.0标准接口的IP不仅实现了LIN协议规定的数据收发、网络管理等功能,还增加了大量可靠性和安全性相关功能,如错误监... LIN虽然为传统总线,但仍大量应用在汽车、智能家居和工业控制等领域。基于此,设计一种高可靠LIN控制器IP。基于AMBA APB3.0标准接口的IP不仅实现了LIN协议规定的数据收发、网络管理等功能,还增加了大量可靠性和安全性相关功能,如错误监测、看门狗、环回自测试、显性电平监控等,通过这些可靠性措施使得IP达到ASIL-B级技术指标要求。针对IP搭建仿真验证环境,完成了SoC级仿真和FPGA原型验证,并基于国内某流片厂商110 nm工艺,完成了逻辑综合,生成了Verilog格式的网表文件。通过测试和逻辑综合分析得出:所提出的控制器IP性能满足协议和设计需求,在110 nm三温三压极限条件最高频率可达625 MHz,逻辑单元约为5 950,等效逻辑门约为10 554,面积为34 676μm2。该IP功能优于对比文献,可直接集成到微控制器MCU、SoC和FPGA设计中,减少设计周期和产品上市时间。 展开更多

关键词 LIN总线 控制器IP 高可靠性 安全功能 逻辑综合 SoC仿真 fpga原型验证

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