基于FPGA的多路视频实时处理系统的设计 被引量：1

1

作者 郭栋梁 《现代信息科技》 2024年第16期24-27,共4页

针对多路高清视频信号实时处理中的画面叠加以及画中画显示实时性差的问题,设计了一种基于FPGA的多路视频实时处理系统。该系统可接收外部参数控制,并通过跨时钟域技术,实现了4路HDMI视频信号的输入接收、画面任意比例缩放、任意位置叠... 针对多路高清视频信号实时处理中的画面叠加以及画中画显示实时性差的问题,设计了一种基于FPGA的多路视频实时处理系统。该系统可接收外部参数控制,并通过跨时钟域技术,实现了4路HDMI视频信号的输入接收、画面任意比例缩放、任意位置叠加以及画面漫游的实时处理功能。相比现有系统,该设计通过FPGA并行处理架构实现了多路高清视频的无缝实时叠加,提高了系统实时性能和显示效果,为多视频源的实时处理提供了一种新的系统解决方案。 展开更多

关键词 多路视频 fpga 跨时钟域

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用LabVIEW FPGA模块实现不同时钟域的数据连续传输 被引量：17

2

作者 崔佩佩 何强 +1 位作者 韩壮志 尚朝轩 《现代电子技术》 2011年第17期149-152,共4页

为了解决基于LabVIEW FPGA模块的DMA FIFO深度设定不当带来的数据不连续问题,结合LabVIEW FPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不同深度的实验表明,采用该方法设定的FIFO深度能够比较好地满足系... 为了解决基于LabVIEW FPGA模块的DMA FIFO深度设定不当带来的数据不连续问题,结合LabVIEW FPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不同深度的实验表明,采用该方法设定的FIFO深度能够比较好地满足系统对数据连续传输的要求。研究结果对深入展开研究和工程设计具有一定的指导意义。 展开更多

关键词 LABVIEW fpga模块 fifo 数据连续传输 时钟域

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基于DSP+FPGA的嵌入式图像处理系统设计 被引量：10

3

作者 李佩斌 黄莹 赵誉婷 《现代电子技术》 2014年第20期95-98,共4页

为满足数据量大、算法复杂度高的应用需求,使用高性能DSP完成复杂图像算法处理,FPGA作为协处理器,完成图像采集、存储和显示等功能,构建了一种高性能的嵌入式图像处理系统。DSP和FPGA通过EMIF接口实现了高速无缝互联。采用三重缓冲读写... 为满足数据量大、算法复杂度高的应用需求,使用高性能DSP完成复杂图像算法处理,FPGA作为协处理器,完成图像采集、存储和显示等功能,构建了一种高性能的嵌入式图像处理系统。DSP和FPGA通过EMIF接口实现了高速无缝互联。采用三重缓冲读写机制解决了采集和显示的异步时钟域问题及算法处理时间不确定的问题。介绍了基于BIOS和NDK开发的C6455软件流程,展示了该系统图像处理算法运行周期的统计结果。该系统运行稳定可靠,具有较高的实用价值。 展开更多

关键词 嵌入式图像处理系统 三重缓冲 异步时钟域

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多时钟域数据传递的FPGA实现 被引量：6

4

作者 鲁玲 《现代电子技术》 2007年第21期130-132,共3页

分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在XilinxISE6.0环境下用Mo... 分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在XilinxISE6.0环境下用Modelsim5.7进行了逻辑仿真,结果表明系统稳定可靠。 展开更多

关键词 多时钟域 亚稳态 fpga 异步信号 fifo

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一种多输入情况下FPGA跨时钟域的解决方法 被引量：5

5

作者 王娜 孙钰林 +1 位作者 袁素春 郑晶晶 《空间电子技术》 2014年第4期74-76,共3页

采用异步FIFO是解决多比特数据跨时钟域传递的一种有效方法。在异步FFIO的基础之上提出一种通过扩展FIFO位宽,实现伴随门控信息与数据同时转换的新方法。与传统方法相比较,新方法具有更好的同步性。

关键词 跨时钟域 fpga 异步fifo

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FPGA设计中跨时钟域信号同步方法 被引量：12

6

作者 邹晨 《航空计算技术》 2014年第4期131-134,共4页

随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领... 随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领域的新问题,但是随着多时钟域系统的常见化和复杂化,使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上,为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度,提出了四种跨时钟域同步的解决方案,较为详细地阐述了设计方案,对设计进行了评估与分析,并给出了优化设计。 展开更多

关键词 fpga 跨时钟域 同步 亚稳态

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基于FPGA的“龙鳞”通信模块跨时钟域验证实践 被引量：1

7

作者 肖安洪 曾辉 +4 位作者 秦友用 靳津 周俊燚 郭文 陈俊杰 《上海交通大学学报》 EI CAS CSCD 北大核心 2019年第S01期84-87,103,共5页

由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"... 由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路. 展开更多

关键词 现场可编程逻辑门阵列 龙鳞 通信模块 跨时钟域 验证

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关于异步FIFO设计的探讨 被引量：3

8

作者 熊骞 《光通信研究》 北大核心 2006年第4期37-39,共3页

在两个不同时钟域中传送数据时,异步先进先出(FIFO,F irst In F irstOut)通常被用来保证数据传送的安全性。将某一个时钟域中的数据安全地传送到另一个时钟域中,需要多异步时钟设计技术。关于FIFO设计方法的报道有很多,但我们很难分析... 在两个不同时钟域中传送数据时,异步先进先出(FIFO,F irst In F irstOut)通常被用来保证数据传送的安全性。将某一个时钟域中的数据安全地传送到另一个时钟域中,需要多异步时钟设计技术。关于FIFO设计方法的报道有很多,但我们很难分析其正确性。文章较为详细地介绍了利用格雷码指针实现不同时钟域数据传输的FIFO设计。 展开更多

关键词 异步 同步 时钟域 先进先出 安全

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基于FPGA的通用多路视频输入处理系统设计 被引量：2

9

作者 宋长骏 汤勇明 《电子器件》 CAS 北大核心 2022年第4期805-809,共5页

为了解决多路视频并行输入缓冲处理问题,提出了一种以FPGA为核心的通用多路视频输入处理系统。通过规划对应的多时钟域处理方案,建立适用的视频缓冲控制模式,为后续实现视频缩放拼接、画中画显示等功能提供解决方案。借助该视频缓冲控... 为了解决多路视频并行输入缓冲处理问题,提出了一种以FPGA为核心的通用多路视频输入处理系统。通过规划对应的多时钟域处理方案,建立适用的视频缓冲控制模式,为后续实现视频缩放拼接、画中画显示等功能提供解决方案。借助该视频缓冲控制模式,本系统实现四进一出视频拼接、画中画叠加等显示功能,在12.5 GB/s存储带宽条件下支持1080P 60帧视频格式下的4路视频输入和1路输出处理。 展开更多

关键词 多视频输入处理 跨时钟设计 fpga

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基于FPGA的异步跨时钟域设计 被引量：3

10

作者 黄琳 王新 胡成辉 《山西电子技术》 2020年第1期76-78,共3页

针对在FPGA的设计中异步跨时钟域设计经常出现时序不满足的问题,提出了一种异步时钟跨时钟域的设计方法。通过对FPGA底层硬件芯片的理解进行verilog程序的写作,能够有效防止FPGA在跨时钟域设计时出现的时序不满足而引起的问题。仿真及... 针对在FPGA的设计中异步跨时钟域设计经常出现时序不满足的问题,提出了一种异步时钟跨时钟域的设计方法。通过对FPGA底层硬件芯片的理解进行verilog程序的写作,能够有效防止FPGA在跨时钟域设计时出现的时序不满足而引起的问题。仿真及实验结果表明,该设计方法能够有效防止跨时钟域出错的情况出现。 展开更多

关键词 fpga 跨时钟域 时序

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FPGA在数据重排中的跨时钟处理 被引量：3

11

作者 游斌相 廖育富 +1 位作者 任午龙 马婕 《火控雷达技术》 2021年第3期59-63,共5页

数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实... 数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。 展开更多

关键词 fpga 数据重排 跨时钟域处理

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使用FIFO完成数据传输与同步(中) 被引量：1

12

作者 赵震甲 《中国集成电路》 2005年第10期57-60,共4页

将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIFO。使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(latency)会增加延迟并降低传输效率。因此时钟域之间传... 将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIFO。使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(latency)会增加延迟并降低传输效率。因此时钟域之间传递数据最常用的方法是使用FIFO。异步FIFO的运作(operation)方法是:数据从一个时钟域写入FIFO,该数据从另一个时钟域自FIFO读出。本文讨论两种异步FIFO的设计技巧:1、比较同步指针;2、比较异步指针。 展开更多

关键词 先进先出存储存器fifo(Fir st-In-First-Out memories) 位(bit) 时钟边界(clock boundary) 时钟域(clock domain) 时钟沿(clock edge) 格雷码(Gray code) 亚稳定状态(metastability) 指针(pointer) 读指针(read pointer) 写指针(write pointer) 读时钟(read clock) 写时钟(write clock) 读运作(read operation) 写运作(write operation) 同步(synchronize) 同步作用(synchronization) 同步器(synchronizer) 异步(asynchronous) 异步fifo

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ASIC系统中跨时钟域配置模块的设计与实现 被引量：5

13

作者 杜旭 左剑 +1 位作者 夏晓菲 何建华 《微电子学与计算机》 CSCD 北大核心 2004年第6期173-177,共5页

本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合... 本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。 展开更多

关键词 ASIC 跨时钟域 异步时钟 亚稳态 自清零寄存器

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高速数据的跨时钟域处理方法及验证 被引量：1

14

作者 侯宏录 齐晶晶 《西安工业大学学报》 CAS 2015年第6期434-440,共7页

为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定... 为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定制两种方法实现异步FIFO.研究结果表明:当写入时钟为82 MHz,异步FIFO可实现的读出时钟为50 MHz,实现了高速数据采集和传输系统的跨时钟域处理. 展开更多

关键词 异步fifo 现场可编程逻辑门阵列 跨时钟域 数据传输

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信号跨时钟域问题分析及验证方法研究 被引量：4

15

作者 王菲 张莎莎 王茜 《电子技术应用》 北大核心 2017年第1期43-45,49,共4页

航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手... 航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的,提出一种分层次、多模式的跨时钟域验证方法,为跨时钟域问题分析确认提供强有力的参考。 展开更多

关键词 fpga 跨时钟域 亚稳态 验证方法

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SoC中跨时钟域的信号同步设计 被引量：4

16

作者 邵翠萍 史森茂 吴龙胜 《现代电子技术》 2012年第8期157-159,164,共4页

多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域... 多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域中异步信号带来的亚稳态及对整个电路性能和功能的影。针对单一信号的异步传输,在已有的双触发器构成的同步器的基础上提出了4种同步单元:脉冲到脉冲的同步、脉冲到电平的同步、电平到电平的同步,电平到脉冲的同步。值得强调的是这4种同步器都对异步时钟频率没有大小关系的限制。并且给出了4种同步器的电路结构图并进行了实现,使得数据传输更加稳定可靠。 展开更多

关键词 亚稳态 异步同步器 跨时钟域 SOC

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多板卡多模卫星信号模拟器的研究与实现 被引量：2

17

作者 姜东方 纪元法 孙希延 《电子技术应用》 北大核心 2017年第7期70-73,共4页

针对多模多频点卫星信号模拟器设计难度高、占用系统硬件资源大的问题,提出一种多板卡传输与同步方式生成卫星导航信号的设计方案。该方案以FPGA+DSP作为核心处理器,并集成了高速D/A转换以及射频上变频电路,详细介绍了信号传输与同步方... 针对多模多频点卫星信号模拟器设计难度高、占用系统硬件资源大的问题,提出一种多板卡传输与同步方式生成卫星导航信号的设计方案。该方案以FPGA+DSP作为核心处理器,并集成了高速D/A转换以及射频上变频电路,详细介绍了信号传输与同步方案的设计思想及实现。通过联合定位测试结果表明,该方案有效降低硬件平台及芯片的个体性差异带来的误差,实现信号同步生成,设计灵活、工作可靠稳定,对于低成本实现多系统多频点卫星信号模拟器的研究具有重要意义。 展开更多

关键词 GNSS卫星信号模拟器 fpga 多板卡 跨时钟域 源同步

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面向空间应用高可靠图像数传设备的设计与实现

18

作者 郭林 江源源 +3 位作者 陈健飞 曹松 李慧军 陈晓敏 《空间科学学报》 CAS CSCD 北大核心 2011年第4期541-547,共7页

针对空间高速图像数传任务需求,设计并实现了一种采用SpaceWire总线传输协议的高速图像数传设备.该没备的硬件以FPGA为控制核心,完成对SpaceWire协议芯片的初始化配置、收发数据包处理、中断和异常状态处理等操作.重点阐述了FPGA的可靠... 针对空间高速图像数传任务需求,设计并实现了一种采用SpaceWire总线传输协议的高速图像数传设备.该没备的硬件以FPGA为控制核心,完成对SpaceWire协议芯片的初始化配置、收发数据包处理、中断和异常状态处理等操作.重点阐述了FPGA的可靠性设计,包括状态机设计、异步时钟域设计和数据包传输与链路错误的恢复没计.测试表明该设备能够稳定可靠地实现140 Mbit/s的图像数据传输,对于链路的突发错误在一定时间内具有错误数据恢复能力,能够有效保证传输数据的正确性和稳定性. 展开更多

关键词 SpaceWire总线 fpga 状态机 异步时钟域 错误恢复

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基于异构多核平台的数据传输方法研究与实现 被引量：1

19

作者 谭磊 李益 付建国 《科学技术创新》 2021年第1期61-63,共3页

随着需求的不断提高,变流器控制平台中,越来越多的使用到了异构多核芯片处理架构,复杂的数据链路不可避免的给数据传输带来难度。本文根据其控制芯片多、数据交互量大、实时性要求高、数据链路长的特点,提出了一套稳定可靠的高速数据传... 随着需求的不断提高,变流器控制平台中,越来越多的使用到了异构多核芯片处理架构,复杂的数据链路不可避免的给数据传输带来难度。本文根据其控制芯片多、数据交互量大、实时性要求高、数据链路长的特点,提出了一套稳定可靠的高速数据传输方法,解决异构多核平台跨时钟域数据传输过程中的丢包和重包问题。 展开更多

关键词 异构多核 跨时钟域 乒乓操作 fifo缓冲 数据传输

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基于动态电路的高速发送端设计

20

作者 孟时光 《高技术通讯》 CAS CSCD 北大核心 2016年第7期625-630,共6页

为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转... 为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。 展开更多

关键词 高速发送端 异步fifo 并串转换 动态电路 跨时钟域

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